JPH047097B2 - - Google Patents
Info
- Publication number
- JPH047097B2 JPH047097B2 JP61056984A JP5698486A JPH047097B2 JP H047097 B2 JPH047097 B2 JP H047097B2 JP 61056984 A JP61056984 A JP 61056984A JP 5698486 A JP5698486 A JP 5698486A JP H047097 B2 JPH047097 B2 JP H047097B2
- Authority
- JP
- Japan
- Prior art keywords
- stage
- transistor
- base
- semiconductor device
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/3432—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with bipolar transistors
- H03F3/3435—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with bipolar transistors using Darlington amplifiers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ダーリントン構造を有する半導体装
置に関するもので、さらに詳しくは、スイツチン
グ特性を高速化するためのPN接合ダイオードを
ベース・コレクタ間に附属させたダーリントント
ランジスタ（Darlington transister）で、特にス
イツチングトランジスタ及びパワートランジスタ
モジユール製品等に適用される。
置に関するもので、さらに詳しくは、スイツチン
グ特性を高速化するためのPN接合ダイオードを
ベース・コレクタ間に附属させたダーリントント
ランジスタ（Darlington transister）で、特にス
イツチングトランジスタ及びパワートランジスタ
モジユール製品等に適用される。
（従来技術）
ダーリントントランジスタは複数のトランジス
タをいわゆるダーリントン接続したもので、総合
の電流増幅率は、各トランジスタの電流層幅率の
積となるので、非常に大きな値となる。従つて大
電流を開閉するスイツチング素子としてこのトラ
ンジスタを使用すれば、ドライブ電流を適当に小
さくでき、例えば大電力用トランジスタ等に好適
である。この場合、ダーリントントランジスタの
スイツチング特性の高速化は重要な問題である。
トランジスタのスイツチング時間は種々の部分か
ら構成されるが、特に蓄積時間（入力パルスが終
つてから出力パルスが変化を始めるまでの時間）
tstgと下降時間（出力パルスが変化を始めてから
終るまでの時間）tfとの和から成るスイツチング
オフ時間（turn−off time）tpffが重要である。
tpffを短縮するには、オン状態でベース領域とコ
レクタ領域に蓄積される過剰少数キヤリア量を適
性値とすると共にオフ時に速やかにこれを消滅さ
せることが必要である。
タをいわゆるダーリントン接続したもので、総合
の電流増幅率は、各トランジスタの電流層幅率の
積となるので、非常に大きな値となる。従つて大
電流を開閉するスイツチング素子としてこのトラ
ンジスタを使用すれば、ドライブ電流を適当に小
さくでき、例えば大電力用トランジスタ等に好適
である。この場合、ダーリントントランジスタの
スイツチング特性の高速化は重要な問題である。
トランジスタのスイツチング時間は種々の部分か
ら構成されるが、特に蓄積時間（入力パルスが終
つてから出力パルスが変化を始めるまでの時間）
tstgと下降時間（出力パルスが変化を始めてから
終るまでの時間）tfとの和から成るスイツチング
オフ時間（turn−off time）tpffが重要である。
tpffを短縮するには、オン状態でベース領域とコ
レクタ領域に蓄積される過剰少数キヤリア量を適
性値とすると共にオフ時に速やかにこれを消滅さ
せることが必要である。
従来トランジスタのスイツチング特性の高速化
のために一般によく使用されている技術は、半導
体チツプのベース領域に金、白金等のライフタイ
ムキラーを拡散したり、或いは電子線照射を行つ
たりして、その領域のキヤリアのライフタイムを
短くして高速化する方法である。しかしこの方法
によると、ベース領域のライフタイムが短くなる
ため、直流電流増幅率hFEとコレクタ電流ICとの
リニアリテイー（linearity）が劣化したり、コレ
クタ・エミツタ間飽和電圧VCE(s at)が大きくなる
という犠牲を余儀なくされる（なおhFE対IC特性
において、動作点のhFEを下げることなくhFEのピ
ーク値を下げる、つまりhFEを平坦にすることに
よつてtpffを改善することをhFEのリニアリテイー
をよくするという）。このため、所定の特性を得
るには前記劣化量を見込み、チツプサイズを大き
くすることが必要となり、製造コスト的には割高
になり又チツプ特性においてもバラツキが大き
い。
のために一般によく使用されている技術は、半導
体チツプのベース領域に金、白金等のライフタイ
ムキラーを拡散したり、或いは電子線照射を行つ
たりして、その領域のキヤリアのライフタイムを
短くして高速化する方法である。しかしこの方法
によると、ベース領域のライフタイムが短くなる
ため、直流電流増幅率hFEとコレクタ電流ICとの
リニアリテイー（linearity）が劣化したり、コレ
クタ・エミツタ間飽和電圧VCE(s at)が大きくなる
という犠牲を余儀なくされる（なおhFE対IC特性
において、動作点のhFEを下げることなくhFEのピ
ーク値を下げる、つまりhFEを平坦にすることに
よつてtpffを改善することをhFEのリニアリテイー
をよくするという）。このため、所定の特性を得
るには前記劣化量を見込み、チツプサイズを大き
くすることが必要となり、製造コスト的には割高
になり又チツプ特性においてもバラツキが大き
い。
次にモジユール製品の従来例について述べる。
第１２図は、３段ダーリントントランジスタの
大電力モジユール製品の等価回路を示す。入力端
子Ｂとコレクタ端子Ｃとの間にダイオードDaを、
又入力端子Ｂと最前段トランジスタのベース端子
Ｂ１との間に双方向に２個のダイオードDb及び
Dcをそれぞれ結線して、スイツチングオフ時間
tpffの短縮をはかつたものである。この構成によ
り、入力端子Ｂと最前段トランジスタのエミツタ
端子Ｅ１（次段トランジスタのベース端子Ｂ２と
同電位）との順方向電圧は、前記Ｂ−Ｃ間のダイ
オードDaの順方向電圧よりも余分に大きくする
ことができる。トランジスタのオン状態における
端子Ｂから流入するベース電流は、これにより、
その一部がＢ−Ｃ間のダイオードDa側に分流す
るので、トランジスタのベース端子Ｂ１より流入
する電流は減少し、トランジスタは過飽和状態が
防止され、tpffを短縮することができる。
大電力モジユール製品の等価回路を示す。入力端
子Ｂとコレクタ端子Ｃとの間にダイオードDaを、
又入力端子Ｂと最前段トランジスタのベース端子
Ｂ１との間に双方向に２個のダイオードDb及び
Dcをそれぞれ結線して、スイツチングオフ時間
tpffの短縮をはかつたものである。この構成によ
り、入力端子Ｂと最前段トランジスタのエミツタ
端子Ｅ１（次段トランジスタのベース端子Ｂ２と
同電位）との順方向電圧は、前記Ｂ−Ｃ間のダイ
オードDaの順方向電圧よりも余分に大きくする
ことができる。トランジスタのオン状態における
端子Ｂから流入するベース電流は、これにより、
その一部がＢ−Ｃ間のダイオードDa側に分流す
るので、トランジスタのベース端子Ｂ１より流入
する電流は減少し、トランジスタは過飽和状態が
防止され、tpffを短縮することができる。
しかし、この方法の欠点はＢ−B1間に挿入し
たダイオードDbの順方向ビルトイン（build in）
電圧分（約0.6V）だけVCE(s at)の立上りは悪く
なり、実装回路の電力損失は多くなる。他方、半
導体装置製造工程においても、余分に３個のダイ
オードチツプを要し、且つ双方向に結線するダイ
オードDb及びDcについては、厳しい特性一致が
要求される。又チツプ数が増加する分、チツプマ
ウント、チツプボンデイング等組立工数は増え、
製造コスト高となつている。そして、スイツチン
グ特性改良により得られる電力損失の減少は、
VCE(s at)増加等による電力損失増大と相殺され、
製品の割高に見合う実使用上の利点が少ない。
たダイオードDbの順方向ビルトイン（build in）
電圧分（約0.6V）だけVCE(s at)の立上りは悪く
なり、実装回路の電力損失は多くなる。他方、半
導体装置製造工程においても、余分に３個のダイ
オードチツプを要し、且つ双方向に結線するダイ
オードDb及びDcについては、厳しい特性一致が
要求される。又チツプ数が増加する分、チツプマ
ウント、チツプボンデイング等組立工数は増え、
製造コスト高となつている。そして、スイツチン
グ特性改良により得られる電力損失の減少は、
VCE(s at)増加等による電力損失増大と相殺され、
製品の割高に見合う実使用上の利点が少ない。
（発明が解決しようとする問題点）
現在スイツチング半導体装置において、高耐
圧、高電流利得、高速化が市場の強い要求（ニー
ズ needs）となつているが、前記３特性は半導
体設計上相反する特性であり、従来技術で製造さ
れている製品では十分市場のニーズを満足させる
に致つていない。例えば前記のようにベースの少
数キヤリアの寿命を短くしてtpffを改良すれば、
hFEリニアリテイー等の特性が劣化し、或いは第
１２図に示すモジユール回路のように３個のダイ
オードを余分に使用してtpffを改良しても、
VCE(s at)増加及び製造コスト高等の欠点が生ず
る。
圧、高電流利得、高速化が市場の強い要求（ニー
ズ needs）となつているが、前記３特性は半導
体設計上相反する特性であり、従来技術で製造さ
れている製品では十分市場のニーズを満足させる
に致つていない。例えば前記のようにベースの少
数キヤリアの寿命を短くしてtpffを改良すれば、
hFEリニアリテイー等の特性が劣化し、或いは第
１２図に示すモジユール回路のように３個のダイ
オードを余分に使用してtpffを改良しても、
VCE(s at)増加及び製造コスト高等の欠点が生ず
る。
本発明の目的は、トランジスタの特性（例えば
耐圧、hFEリニアリテイー、VCE(s at)等）を犠牲
にすることなくスイツチング特性の高速化（主と
してtpff短縮）を成しとげ、且つ小型で安価な半
導体装置を提供することである。
耐圧、hFEリニアリテイー、VCE(s at)等）を犠牲
にすることなくスイツチング特性の高速化（主と
してtpff短縮）を成しとげ、且つ小型で安価な半
導体装置を提供することである。
［発明の構成］
（問題を解決するための手段）
本発明は、ダーリントン構造を有する半導体装
置において、各段トランジスタ（以下、説明の便
宜上、NPN型トランジスタを例にとる）のうち
少なくとも１つの特定トランジスタのＰ型ベース
層とＮ型コレクタ層との間に、この特定トランジ
スタのベース・エミツタ間の順方向電圧以下の順
方向電圧を有する附属PN接合ダイオードを、ダ
イオードのＰ型層をトランジスタのＰ型ベース層
と、又ダイオードのＮ型層をトランジスタのＮ型
コレクタ層と極性が同じになるように、電気的に
並列接続して成ることを特徴とする半導体装置で
ある。
置において、各段トランジスタ（以下、説明の便
宜上、NPN型トランジスタを例にとる）のうち
少なくとも１つの特定トランジスタのＰ型ベース
層とＮ型コレクタ層との間に、この特定トランジ
スタのベース・エミツタ間の順方向電圧以下の順
方向電圧を有する附属PN接合ダイオードを、ダ
イオードのＰ型層をトランジスタのＰ型ベース層
と、又ダイオードのＮ型層をトランジスタのＮ型
コレクタ層と極性が同じになるように、電気的に
並列接続して成ることを特徴とする半導体装置で
ある。
なお、前記の特定トランジスタのベース・エミ
ツタ間の順方向電圧は、コレクタを開放した状態
で所定ベース電流を順方向に流した時のベース・
エミツタ間の電圧であり、附属PN接合ダイオー
ドの順方向電圧は、前記所定ベース電流値と等し
い値のダイオード電流を流した場合のダイオード
のアノード・カソード間の電圧である。所定ベー
ス電流は、試行により決定されるが、例えば該ダ
ーリントン構造の半導体装置として保証すべき直
流電流増幅率hFEと、このhFE値を測定するときの
コレクタ電流Ic（通常最大定格電流値）に対し、IB
＝IC／hFE×（１〜２）により計算されるIBのα倍
（１＞α＞０）のαIB値を所定ベース電流とし、α
を試行により求める。
ツタ間の順方向電圧は、コレクタを開放した状態
で所定ベース電流を順方向に流した時のベース・
エミツタ間の電圧であり、附属PN接合ダイオー
ドの順方向電圧は、前記所定ベース電流値と等し
い値のダイオード電流を流した場合のダイオード
のアノード・カソード間の電圧である。所定ベー
ス電流は、試行により決定されるが、例えば該ダ
ーリントン構造の半導体装置として保証すべき直
流電流増幅率hFEと、このhFE値を測定するときの
コレクタ電流Ic（通常最大定格電流値）に対し、IB
＝IC／hFE×（１〜２）により計算されるIBのα倍
（１＞α＞０）のαIB値を所定ベース電流とし、α
を試行により求める。
（作用）
前記のように附属PN接合ダイオードを挿入す
ることにより、スイツチングオフ時間tpffが短縮
されることを試行により発見した。このダイオー
ドの作用は、試行結果より次のように推定され
る。即ちトランジスタがオン状態（飽和状態）の
とき、ベース・コレクタ接合はその近傍に蓄積さ
れるキヤリアのため順バイアスされる。この順バ
イアス電圧はベース・エミツタ間の順方向電圧以
下である。附属ダイオードの順方向電圧はベー
ス・エミツタ間の順方向電圧以下であり且つベー
ス・コレクタ接合と同じ極性に接続されているの
で、この順バイアス電圧で動作し、入力ベース電
流の一部はダイオードに分流し、トランジスタの
ベース電流は減少する。換言すればベース・コレ
クタ接合の順バイアス電圧はほぼ附属ダイオード
の順方向電圧値に固定される。このためトランジ
スタの過飽和状態は防止され、蓄積キヤリア量は
適当値となる。ダイオードの作用は、トランジス
タのオン状態における蓄積キヤリア量を適当値に
抑えるため、蓄積キヤリア消滅の時間も速くな
り、tpff減少の効果が得られるものと思われる。
ることにより、スイツチングオフ時間tpffが短縮
されることを試行により発見した。このダイオー
ドの作用は、試行結果より次のように推定され
る。即ちトランジスタがオン状態（飽和状態）の
とき、ベース・コレクタ接合はその近傍に蓄積さ
れるキヤリアのため順バイアスされる。この順バ
イアス電圧はベース・エミツタ間の順方向電圧以
下である。附属ダイオードの順方向電圧はベー
ス・エミツタ間の順方向電圧以下であり且つベー
ス・コレクタ接合と同じ極性に接続されているの
で、この順バイアス電圧で動作し、入力ベース電
流の一部はダイオードに分流し、トランジスタの
ベース電流は減少する。換言すればベース・コレ
クタ接合の順バイアス電圧はほぼ附属ダイオード
の順方向電圧値に固定される。このためトランジ
スタの過飽和状態は防止され、蓄積キヤリア量は
適当値となる。ダイオードの作用は、トランジス
タのオン状態における蓄積キヤリア量を適当値に
抑えるため、蓄積キヤリア消滅の時間も速くな
り、tpff減少の効果が得られるものと思われる。
以上の手段によれば、従来例のような著しい特
性低下は認められず、高速で高電流利得のトラン
ジスタを得ることができる。又本発明を適用すれ
ば、各段トランジスタと附属接合ダイオードとを
１つの半導体基板に集積することが可能で、更に
半導体装置の小型安価化が実現できる。
性低下は認められず、高速で高電流利得のトラン
ジスタを得ることができる。又本発明を適用すれ
ば、各段トランジスタと附属接合ダイオードとを
１つの半導体基板に集積することが可能で、更に
半導体装置の小型安価化が実現できる。
［実施例］
まず本発明に到つた各種の実験例を示す。
第９図に実験に使用した３段ダーリントン構造
の半導体装置の等価回路を示す。符号TR1、
TR2及びTR3は、それぞれ最前段、２段目及び
最終段のそれぞれのトランジスタを表し、TR1、
TR2及びTR3のエミツタ面積比は、ほぼ１：
３：９の比率のものを使用した。D1、D2及びD3
は最前段、２段目及び最終段の各トランジスタの
ベース端子とコレクタ端子との間に接続される附
属PN接合ダイオードで、種々のアノード面積を
有するダイオードを準備し、実験条件に応じて取
り換え又は無接続とした。入力端子Ｂには、従来
の３段ダーリントン素子として保証すべき総合直
流電流増幅率hFEに対し±IB＝IC／hFE×（１〜２）
の入力電流を流した。但し、コレクタ電流ICは出
力端子Ｃを流れる電流で、前記保証hFEを測定す
るときの電流値であつて、通常最大定格電流値と
なつている。測定する特性は、３段ダーリントン
素子としてのスイツチングオフ時間tpff（ターンオ
フ時間ともいう）及び前記hFE等とした。なおあ
らかじめトランジスタTR1、TR2及びTR3のベ
ース・エミツタ間（コレクタ開放）にベース電流
IB／２（α＝1/2）を流し、そのときのそれぞれの
順方向電圧TR1・VBEF、TR2・VBEF及びTR3・
VBEFを測定する（以下、ｎ段目のトランジスタの
ベース・エミツタ間の順方向電圧をTRn・VBEF
と略記する）。又種々のアノード面積を有するダ
イオードに対してもIB／２に等しいダイオード電
流を流し、それぞれの順方向電圧Ｄ・VFを測定
しておく（以下ｎ段目に挿入する附属ダイオード
の順方向電圧値をDo・VFと略記する）。
の半導体装置の等価回路を示す。符号TR1、
TR2及びTR3は、それぞれ最前段、２段目及び
最終段のそれぞれのトランジスタを表し、TR1、
TR2及びTR3のエミツタ面積比は、ほぼ１：
３：９の比率のものを使用した。D1、D2及びD3
は最前段、２段目及び最終段の各トランジスタの
ベース端子とコレクタ端子との間に接続される附
属PN接合ダイオードで、種々のアノード面積を
有するダイオードを準備し、実験条件に応じて取
り換え又は無接続とした。入力端子Ｂには、従来
の３段ダーリントン素子として保証すべき総合直
流電流増幅率hFEに対し±IB＝IC／hFE×（１〜２）
の入力電流を流した。但し、コレクタ電流ICは出
力端子Ｃを流れる電流で、前記保証hFEを測定す
るときの電流値であつて、通常最大定格電流値と
なつている。測定する特性は、３段ダーリントン
素子としてのスイツチングオフ時間tpff（ターンオ
フ時間ともいう）及び前記hFE等とした。なおあ
らかじめトランジスタTR1、TR2及びTR3のベ
ース・エミツタ間（コレクタ開放）にベース電流
IB／２（α＝1/2）を流し、そのときのそれぞれの
順方向電圧TR1・VBEF、TR2・VBEF及びTR3・
VBEFを測定する（以下、ｎ段目のトランジスタの
ベース・エミツタ間の順方向電圧をTRn・VBEF
と略記する）。又種々のアノード面積を有するダ
イオードに対してもIB／２に等しいダイオード電
流を流し、それぞれの順方向電圧Ｄ・VFを測定
しておく（以下ｎ段目に挿入する附属ダイオード
の順方向電圧値をDo・VFと略記する）。
実験例 ａ
最前段のみに附属ダイオードD1を接続した場
合で、種々の順方向電圧を有するダイオードを挿
入し、それぞれの場合における前記tpff値を測定
した。その結果、ダイオードの順方向電圧D1・
VFと最前段トランジスタTR1のベース・エミツ
タ間の順方向電圧TR1・VBEFと、前記tpff値に大
きな相関があることが判明した。その結果を第１
０図に示す。横軸はダイオードの順方向電圧
D1・VFを示し、縦軸は附属ダイオードを接続し
ない従来の３段ダーリントントランジスタのtpff
の値を１としたときの相対的なtpff値を示す。又
横軸のV1ないしV5の値は、各段トランジスタの
VBEF値で表すと、近似的にV1＝TR3・VBEF、V2
＝TR2・VBEF、V3＝TR1・VBEF、V4＝TR1・
VBEF＋TR2・VBEF、V5＝TR1・VBEF＋TR2・
VBEF＋TR3・VBEFである。この実験結果を曲線ａ
１で示す。TR1・VBEF≧D1・VFのとき、初めて
この３段ダーリントントランジスタのtpff減少変
化が認められ、D1・VFが更に小さくなるに従い
tpffは著しく減少する。
合で、種々の順方向電圧を有するダイオードを挿
入し、それぞれの場合における前記tpff値を測定
した。その結果、ダイオードの順方向電圧D1・
VFと最前段トランジスタTR1のベース・エミツ
タ間の順方向電圧TR1・VBEFと、前記tpff値に大
きな相関があることが判明した。その結果を第１
０図に示す。横軸はダイオードの順方向電圧
D1・VFを示し、縦軸は附属ダイオードを接続し
ない従来の３段ダーリントントランジスタのtpff
の値を１としたときの相対的なtpff値を示す。又
横軸のV1ないしV5の値は、各段トランジスタの
VBEF値で表すと、近似的にV1＝TR3・VBEF、V2
＝TR2・VBEF、V3＝TR1・VBEF、V4＝TR1・
VBEF＋TR2・VBEF、V5＝TR1・VBEF＋TR2・
VBEF＋TR3・VBEFである。この実験結果を曲線ａ
１で示す。TR1・VBEF≧D1・VFのとき、初めて
この３段ダーリントントランジスタのtpff減少変
化が認められ、D1・VFが更に小さくなるに従い
tpffは著しく減少する。
しかし、あまりD1・VFを小さくすると、必然
的にダイオードチツプを大きくせねばならず、ト
ランジスタのオン・オフ時に、このダイオードの
PN接合容量を流れる過渡電流（Ｃ×dv／dt電
流）が増大し、該ダイオード破壊の多発を招い
た。他方、端子Ｂからの入力ベース電流IBの一部
分はTR1に入らず、このD1に分流することによ
り３段ダーリントントランジスタのhFEの低下及
びVCE(s at)の増加が認められた。hFE対D1・VF及
び破壊率対D1・VFの関係を第１１図に示す。横
軸は、D1・VF／TR1・VBEF×100％の値を示し、
縦軸は、D1を接続しないhFEの値を100％とした
ときの供試３段ダーリントントランジスタのhFE
の相対値及びダイオードの破壊率（％）を示す。
曲線ａ２は相対hFE値とD1・VFとの関係を、又曲
線ａ３は破壊率とD1・VFとの関係を示すが、こ
れによりD1・VFはTR1・VBEFの80ないし100％値
が最適であることが判明した。
的にダイオードチツプを大きくせねばならず、ト
ランジスタのオン・オフ時に、このダイオードの
PN接合容量を流れる過渡電流（Ｃ×dv／dt電
流）が増大し、該ダイオード破壊の多発を招い
た。他方、端子Ｂからの入力ベース電流IBの一部
分はTR1に入らず、このD1に分流することによ
り３段ダーリントントランジスタのhFEの低下及
びVCE(s at)の増加が認められた。hFE対D1・VF及
び破壊率対D1・VFの関係を第１１図に示す。横
軸は、D1・VF／TR1・VBEF×100％の値を示し、
縦軸は、D1を接続しないhFEの値を100％とした
ときの供試３段ダーリントントランジスタのhFE
の相対値及びダイオードの破壊率（％）を示す。
曲線ａ２は相対hFE値とD1・VFとの関係を、又曲
線ａ３は破壊率とD1・VFとの関係を示すが、こ
れによりD1・VFはTR1・VBEFの80ないし100％値
が最適であることが判明した。
実験例 ｂ
附属ダイオードを２段目トランジスタのベー
ス・コレクタ間（Ｂ２−Ｃ２）のみに接続し、実
験例ａと同様の実験を行つた。
ス・コレクタ間（Ｂ２−Ｃ２）のみに接続し、実
験例ａと同様の実験を行つた。
tpffとD2・VFとの関係を第１０図の曲線ｂ１
で、又、相対hFE値及び破壊率とD2・VFとの関係
を、第１１図の曲線ｂ２及びｂ３で示す。
TR2・VBEF≧D2・VFの条件に合つたダイオード
D2を接続すると、実験例ａの結果と同様、供試
３段ダーリントントランジスタのtpffの減少は認
められた（曲線ｂ１参照）。しかし実験例ａに比
較すると、tpff減少量は小さく、他方TR2・VBEF
よりD2・VFを小さくするためには大容量のダイ
オードD2が必要となり、hFEが低下し、ダイオー
ドD2の破壊率も悪くなつた（曲線ｂ２，ｂ３参
照）。この回路条件では、D2・VFの効果ある条件
はTR2・VBEF値の90〜100％の値である。
で、又、相対hFE値及び破壊率とD2・VFとの関係
を、第１１図の曲線ｂ２及びｂ３で示す。
TR2・VBEF≧D2・VFの条件に合つたダイオード
D2を接続すると、実験例ａの結果と同様、供試
３段ダーリントントランジスタのtpffの減少は認
められた（曲線ｂ１参照）。しかし実験例ａに比
較すると、tpff減少量は小さく、他方TR2・VBEF
よりD2・VFを小さくするためには大容量のダイ
オードD2が必要となり、hFEが低下し、ダイオー
ドD2の破壊率も悪くなつた（曲線ｂ２，ｂ３参
照）。この回路条件では、D2・VFの効果ある条件
はTR2・VBEF値の90〜100％の値である。
実験例 ｃ
附属ダイオードを最終段トランジスタのベー
ス・コレクタ間（Ｂ３−Ｃ３）のみに接続し、前
記実験例ａ、ｂと同様の実験を行つた。供試３段
ダーリントントランジスタのtpff減少効果は認め
られるが、実験例ｂより更に大チツプのダイオー
ドD3が必要となり、本来の製品コストの低減と
は相反する。又、ダイオードD3とトランジスタ
TR3の素子破壊が著しく多発し、この３段ダー
リントントランジスタの保証する順方向及び逆方
向のそれぞれの安全動作領域を著しく狭めて、実
用には不適合であつた。
ス・コレクタ間（Ｂ３−Ｃ３）のみに接続し、前
記実験例ａ、ｂと同様の実験を行つた。供試３段
ダーリントントランジスタのtpff減少効果は認め
られるが、実験例ｂより更に大チツプのダイオー
ドD3が必要となり、本来の製品コストの低減と
は相反する。又、ダイオードD3とトランジスタ
TR3の素子破壊が著しく多発し、この３段ダー
リントントランジスタの保証する順方向及び逆方
向のそれぞれの安全動作領域を著しく狭めて、実
用には不適合であつた。
実験例 ｄ
附属ダイオードを最前段及び２段目のベース・
コレクタ間（Ｂ１−Ｃ１及びＢ２−Ｃ２間）にそ
れぞれ同時接続をした場合について同様の実験を
行つた。実験例ａ、ｂから予想できる通り、相乗
効果でtpff減少は実験例ａ、ｂの結果より更に大
きかつた。しかし附属ダイオードD1、D2として
大小２個のチツプが必要となり、商品企画上で
は、特性向上による効果との兼ね合いとなる。し
かしダイオードD1、D2が３段ダーリントントラ
ンジスタチツプ内に内蔵された場合、或いは低電
圧の２段ダーリントントランジスタに適用される
場合等では、前記欠点も緩和され有力な手法技術
である。
コレクタ間（Ｂ１−Ｃ１及びＢ２−Ｃ２間）にそ
れぞれ同時接続をした場合について同様の実験を
行つた。実験例ａ、ｂから予想できる通り、相乗
効果でtpff減少は実験例ａ、ｂの結果より更に大
きかつた。しかし附属ダイオードD1、D2として
大小２個のチツプが必要となり、商品企画上で
は、特性向上による効果との兼ね合いとなる。し
かしダイオードD1、D2が３段ダーリントントラ
ンジスタチツプ内に内蔵された場合、或いは低電
圧の２段ダーリントントランジスタに適用される
場合等では、前記欠点も緩和され有力な手法技術
である。
次に前記実験結果に基づき作成した本発明の半
導体装置の実施例について以下説明する。第１図
は、本発明の第１の実施例である３段ダーリント
ントランジスタの等価回路を示す。最前段トラン
ジスタTR1のベース・コレクタ間のみ附属ダイ
オードD1を接続したもので、同図において破線
で囲まれた３段ダーリントントランジスタ部分は
15×15mm2の１チツプの半導体基板とし、1200V／
50A定格の半導体素子を作成した。その時、最前
段トランジスタTR1のTR1・VBEF値は、IB＝0.5A
で0.8〜0.82〔Ｖ〕を示した。よつてベース・コレ
クタ間に接続する附属ダイオードD1は、3.5×3.5
mm2のチツプで、ダイオード電流0.5AのときD1・
VF＝0.70〜0.68〔Ｖ〕（TR1・VBEFの約85％）を示
すダイオードを使用する。前記３段ダーリントン
トランジスタチツプと前記ダイオードチツプとを
同一配線基板にマウント、ボンデイングし、組立
てた製品を測定した。
導体装置の実施例について以下説明する。第１図
は、本発明の第１の実施例である３段ダーリント
ントランジスタの等価回路を示す。最前段トラン
ジスタTR1のベース・コレクタ間のみ附属ダイ
オードD1を接続したもので、同図において破線
で囲まれた３段ダーリントントランジスタ部分は
15×15mm2の１チツプの半導体基板とし、1200V／
50A定格の半導体素子を作成した。その時、最前
段トランジスタTR1のTR1・VBEF値は、IB＝0.5A
で0.8〜0.82〔Ｖ〕を示した。よつてベース・コレ
クタ間に接続する附属ダイオードD1は、3.5×3.5
mm2のチツプで、ダイオード電流0.5AのときD1・
VF＝0.70〜0.68〔Ｖ〕（TR1・VBEFの約85％）を示
すダイオードを使用する。前記３段ダーリントン
トランジスタチツプと前記ダイオードチツプとを
同一配線基板にマウント、ボンデイングし、組立
てた製品を測定した。
この製品のtpffは15μsであり、D1を接続しない
前記３段ダーリントントランジスタだけの時の
tpff20μsと比較すると、本発明製品は5μsも高速化
することができた。又本発明製品とD1を接続し
ない製品とについてその他の特性を比較しても、
hFEリニアリテイー、VCE(s at)対IC特性について
は変化なく、VCE(s at)対IB特性については50〔ｍ
Ｖ〕程度上つているが無視できる値差であつた。
むろん、３段ダーリントントランジスタそのもの
の順方向及び逆方向の安全動作領域についても実
質的な差は認められなかつた。又比較のため第１
２図に示す構成の従来の３段ダーリントントラン
ジスタを製作した。この３段ダーリントントラン
ジスタは15×15mm2の同一ロツトチツプ、最前段ト
ランジスタのベースとコレクタ間に挿入するダイ
オードDaも前記ダイオードD1の3.5×3.5mm2の同一
ロツトチツプを使用、入力端子Ｂとベース端子Ｂ
１との間に挿入する２個の双方向ダイオードDb，
Dcは、２×２mm2のチツプを使用した。この従来
の３段ダーリントントランジスタのtpffは、同一
条件測定下で14.8μsであり、本発明製品と比較し
て0.2μsの差しかない。又本発明製品に比し、
VCE(s at)の立上り特性が0.6〔Ｖ〕悪化してしてい
るのは従来通りであつた。
前記３段ダーリントントランジスタだけの時の
tpff20μsと比較すると、本発明製品は5μsも高速化
することができた。又本発明製品とD1を接続し
ない製品とについてその他の特性を比較しても、
hFEリニアリテイー、VCE(s at)対IC特性について
は変化なく、VCE(s at)対IB特性については50〔ｍ
Ｖ〕程度上つているが無視できる値差であつた。
むろん、３段ダーリントントランジスタそのもの
の順方向及び逆方向の安全動作領域についても実
質的な差は認められなかつた。又比較のため第１
２図に示す構成の従来の３段ダーリントントラン
ジスタを製作した。この３段ダーリントントラン
ジスタは15×15mm2の同一ロツトチツプ、最前段ト
ランジスタのベースとコレクタ間に挿入するダイ
オードDaも前記ダイオードD1の3.5×3.5mm2の同一
ロツトチツプを使用、入力端子Ｂとベース端子Ｂ
１との間に挿入する２個の双方向ダイオードDb，
Dcは、２×２mm2のチツプを使用した。この従来
の３段ダーリントントランジスタのtpffは、同一
条件測定下で14.8μsであり、本発明製品と比較し
て0.2μsの差しかない。又本発明製品に比し、
VCE(s at)の立上り特性が0.6〔Ｖ〕悪化してしてい
るのは従来通りであつた。
次の第２の実施例は、第１の実施例における附
属ダイオードD1を、３段ダーリントントランジ
スタチツプに内蔵したものである。第２図はこの
トランジスタチツプの模式的な断面図であり、第
３図は最前段トランジスタTR1の平面概略図で
ある。又この３段ダーリントントランジスタの等
価回路は第１図と同じである。
属ダイオードD1を、３段ダーリントントランジ
スタチツプに内蔵したものである。第２図はこの
トランジスタチツプの模式的な断面図であり、第
３図は最前段トランジスタTR1の平面概略図で
ある。又この３段ダーリントントランジスタの等
価回路は第１図と同じである。
第２図において、１は最前段トランジスタ
TR1でN+型エミツタ層１ａ、Ｐ型ベース層１ｂ
及びＮ型コレクタ層１ｃから成る。２は２段目ト
ランジスタTR2でN+型エミツタ層２ａ、Ｐ型ベ
ース層２ｂ及びＮ型コレクタ層２ｃから成る。３
は最終段トランジスタTR3でN+型エミツタ層３
ａ、Ｐ型ベース層３ｂ及びＮ型コレクタ層３ｃよ
り成る。最前段トランジスタTR1のエミツタ層
１ａはAl配線（電極）１２を介して次段トラン
ジスタTR2のベース層２ｂと電気的に接続され、
TR2のエミツタ層２ａは次段のトランジスタ
TR3のベース層３ｂにAl配線（電極）２２を介
して電気的に接続され、いわゆるダーリントン構
造となつている。１ｄは附属ダイオードD1でＰ
型アノード層１da及びＮ型カソード層１dkから
成り、Ｐ型層１daはTR1のベース層１ｂの一部
分となつている。又各段トランジスタのコレクタ
層１ｃ，２ｃ，３ｃ及び附属ダイオードD1のカ
ソード層１dkは１つのＮ型半導体層を形成し電
気的に互いに接続されている。附属ダイオード
D1のＰ型層は直接及びAl配線（電極）１１を介
してTR1のベース層１ｂと電気的に接続されて
いる。これによりD1はTR1のベース・コレクタ
間に極性が同一になるよう電気的に並列接続され
る。なお１０は層間絶縁被膜、１３はTR1のベ
ース・コレクタ接合面又はD1の接合面、１４は
D1のアノードコンタクト孔、１６はTR1のベー
スコンタクト孔、１７はTR1のエミツタコンタ
クト孔、１８はTR1のエミツタ・ベース接合面
である。
TR1でN+型エミツタ層１ａ、Ｐ型ベース層１ｂ
及びＮ型コレクタ層１ｃから成る。２は２段目ト
ランジスタTR2でN+型エミツタ層２ａ、Ｐ型ベ
ース層２ｂ及びＮ型コレクタ層２ｃから成る。３
は最終段トランジスタTR3でN+型エミツタ層３
ａ、Ｐ型ベース層３ｂ及びＮ型コレクタ層３ｃよ
り成る。最前段トランジスタTR1のエミツタ層
１ａはAl配線（電極）１２を介して次段トラン
ジスタTR2のベース層２ｂと電気的に接続され、
TR2のエミツタ層２ａは次段のトランジスタ
TR3のベース層３ｂにAl配線（電極）２２を介
して電気的に接続され、いわゆるダーリントン構
造となつている。１ｄは附属ダイオードD1でＰ
型アノード層１da及びＮ型カソード層１dkから
成り、Ｐ型層１daはTR1のベース層１ｂの一部
分となつている。又各段トランジスタのコレクタ
層１ｃ，２ｃ，３ｃ及び附属ダイオードD1のカ
ソード層１dkは１つのＮ型半導体層を形成し電
気的に互いに接続されている。附属ダイオード
D1のＰ型層は直接及びAl配線（電極）１１を介
してTR1のベース層１ｂと電気的に接続されて
いる。これによりD1はTR1のベース・コレクタ
間に極性が同一になるよう電気的に並列接続され
る。なお１０は層間絶縁被膜、１３はTR1のベ
ース・コレクタ接合面又はD1の接合面、１４は
D1のアノードコンタクト孔、１６はTR1のベー
スコンタクト孔、１７はTR1のエミツタコンタ
クト孔、１８はTR1のエミツタ・ベース接合面
である。
第３図の平面概略図は半導体チツプを垂直方向
から透視した図で、各部分の輪郭のみを線で示
し、その符号は便宜上第２図で使用した各部分の
符号を使用した。例えば、破線１１はTR1のベ
ースAl配線端線（D1のアノードAl配線と共通）、
破線１２はTR1のエミツタAl配線端線（TR2の
ベースAl配線と共通）、実線１５はD1の補足アノ
ードコンタクト孔をそれぞれ示す。但し１９は例
外で、TR1のベース層１ｂとTR2のベース層２
ｂとを接続するベース抵抗部RB1である。又層間
絶縁被膜１０はAl配線と基板面との間に介在し、
各コンタクト孔部分を除き全面に被覆されるので
特に示していない。またTR2、TR3の平面概略
図は、後述の第３実施例の第６図及び第７図に準
じたもので記述を省略する。
から透視した図で、各部分の輪郭のみを線で示
し、その符号は便宜上第２図で使用した各部分の
符号を使用した。例えば、破線１１はTR1のベ
ースAl配線端線（D1のアノードAl配線と共通）、
破線１２はTR1のエミツタAl配線端線（TR2の
ベースAl配線と共通）、実線１５はD1の補足アノ
ードコンタクト孔をそれぞれ示す。但し１９は例
外で、TR1のベース層１ｂとTR2のベース層２
ｂとを接続するベース抵抗部RB1である。又層間
絶縁被膜１０はAl配線と基板面との間に介在し、
各コンタクト孔部分を除き全面に被覆されるので
特に示していない。またTR2、TR3の平面概略
図は、後述の第３実施例の第６図及び第７図に準
じたもので記述を省略する。
各段トランジスタのエミツタ面積は、ほぼ１：
３：９に設計され、各段トランジスタのVBEFはあ
まり大きくならないよう、エミツタをメツシユ構
造とした。これにより従来のくし形エミツタに比
較しベースコンタクト孔を小さくできる。通常電
流値の大きい領域におけるダイオード又はトラン
ジスタのベース・エミツタ間の順方向電圧は、内
部抵抗によるオーミツクな電圧降下分が支配的と
なる。従つて（Alボンデイング長抵抗RA＋Al蒸
着配線長抵抗RB＋Al電極コンタクト抵抗Rc＋Ｐ
型層拡散内部抵抗RD＋Ｎ型層拡散内部抵抗RE）
の抵抗値によつて順方向電圧を調整できる。RA
ないしREの値を変更し、TR1・VBEF≧D1・VFと
することは可能である。附属ダイオードD1はト
ランジスタTR1のベースAlボンデイングパツド
直下のＰ型ベース層を使用し、まず抵抗RB値を
最少にした。この時附属ダイオードD1のアノー
ドコンタクト孔１４は特定トランジスタTR1の
ベース・エミツタ接合部から50μｍ以上離し、エ
ミツタ層１ａからベース層１ｂに注入された少数
キヤリアが消滅する拡散距離以上離すことが重要
である（第２図及び第３図に示すl1，l2＞50μｍ）。
なぜならそれ以内にアノードコンタクト孔１４を
近接させるとダイオードのアノード電極としてで
はなく、トランジスタTR1のベース電極として
働いてしまうことが試作過程で判明したためであ
る。
３：９に設計され、各段トランジスタのVBEFはあ
まり大きくならないよう、エミツタをメツシユ構
造とした。これにより従来のくし形エミツタに比
較しベースコンタクト孔を小さくできる。通常電
流値の大きい領域におけるダイオード又はトラン
ジスタのベース・エミツタ間の順方向電圧は、内
部抵抗によるオーミツクな電圧降下分が支配的と
なる。従つて（Alボンデイング長抵抗RA＋Al蒸
着配線長抵抗RB＋Al電極コンタクト抵抗Rc＋Ｐ
型層拡散内部抵抗RD＋Ｎ型層拡散内部抵抗RE）
の抵抗値によつて順方向電圧を調整できる。RA
ないしREの値を変更し、TR1・VBEF≧D1・VFと
することは可能である。附属ダイオードD1はト
ランジスタTR1のベースAlボンデイングパツド
直下のＰ型ベース層を使用し、まず抵抗RB値を
最少にした。この時附属ダイオードD1のアノー
ドコンタクト孔１４は特定トランジスタTR1の
ベース・エミツタ接合部から50μｍ以上離し、エ
ミツタ層１ａからベース層１ｂに注入された少数
キヤリアが消滅する拡散距離以上離すことが重要
である（第２図及び第３図に示すl1，l2＞50μｍ）。
なぜならそれ以内にアノードコンタクト孔１４を
近接させるとダイオードのアノード電極としてで
はなく、トランジスタTR1のベース電極として
働いてしまうことが試作過程で判明したためであ
る。
又トランジスタTR1のベースコンタクト孔１
６の総面積をダイオードD1のアノードコンタク
ト孔１４の総面積の1/10ないし1/8以下とするこ
とにより、接合面積の小さなダイオードを補足す
ることも可能である。
６の総面積をダイオードD1のアノードコンタク
ト孔１４の総面積の1/10ないし1/8以下とするこ
とにより、接合面積の小さなダイオードを補足す
ることも可能である。
なおRB及びRCの調節だけでは（TR1・VBEF−
D1・VF）の値差がわずかな場合には、附属ダイ
オードのアノードコンタクト孔１４直下のＰ型ア
ノード層１daの拡散深さをあらかじめトランジ
スタTR1のベース層１ｂの拡散深さよりも10〜
20μｍ程度深くすることによつて解決できた。又
トランジスタTR1のエミツタ・ベース接合部１
８より50μｍ以上離れたトランジスタとして動作
しないＰ型ベース層１ｂ上にベースコンタクト孔
とは別個に設けた補足アノードコンタクト孔１５
も附属ダイオードD1のアノードコンタクト孔と
同様の機能を持つ。この附属ダイオード内蔵の３
段ダーリントントランジスタを実施例１と同じ条
件でtpffを測定し、tpffが16.5μsと好結果が得られ
た。又、他特性の低下も無かつた。
D1・VF）の値差がわずかな場合には、附属ダイ
オードのアノードコンタクト孔１４直下のＰ型ア
ノード層１daの拡散深さをあらかじめトランジ
スタTR1のベース層１ｂの拡散深さよりも10〜
20μｍ程度深くすることによつて解決できた。又
トランジスタTR1のエミツタ・ベース接合部１
８より50μｍ以上離れたトランジスタとして動作
しないＰ型ベース層１ｂ上にベースコンタクト孔
とは別個に設けた補足アノードコンタクト孔１５
も附属ダイオードD1のアノードコンタクト孔と
同様の機能を持つ。この附属ダイオード内蔵の３
段ダーリントントランジスタを実施例１と同じ条
件でtpffを測定し、tpffが16.5μsと好結果が得られ
た。又、他特性の低下も無かつた。
次に第３の実施例として、附属ダイオードD1
及びD2を内蔵した１チツプの３段ダーリントン
トランジスタについて説明する。第４図ないし第
８図はこれを説明するための図面で、前述の図面
と同一符号は同一部分又は相当部分を表す。第４
図はこのトランジスタの等価回路で破線で囲まれ
た部分は同一半導体基板内に形成される。第５図
はAl配線及び層間絶縁被膜を除いた基板の露出
表面の平面図で、後述の拡大平面部分の位置を示
すためのものである。この図中の実線で囲まれた
領域は不純物拡散層の露出表面で、実線はこれら
不純物拡散層の接合面端線を示す。斜線を施した
部分はＰ型ベース層内にメツシユ状のN+型エミ
ツタ層が形成されているメツシユ構造部である。
第６図は、第５図の四辺形、Ｌ５，Ｍ５，Ｍ６，
Ｌ６で囲まれたTR1及びD1領域とTR2及びD2領
域との部分拡大透視平面図で、実施例２の第３図
に対応したものである。又第７図は第５図の四辺
形Ｌ１，Ｍ１，Ｍ４，Ｌ４の中間部の四辺形Ｌ
２，Ｍ２，Ｍ３，Ｌ３部分を切り欠いた部分拡大
透視平面図である。第６図及び第７図において、
破線はAl配線の端線を示すもので、１１はTR1
のベース電極及びD1のアノード電極、１２は
TR1のエミツタ電極、TR2のベース電極及びD2
のアノード電極、２２はTR2のエミツタ電極、
TR3のベース電極、３２はTR3のエミツタ電極
のそれぞれのAl配線の端線を示す。１３，２３，
３３はそれぞれTR1、TR2、TR3のベース・コ
レクタ接合面又はD1、D2の接合面の端線を示
す。１４，２４はそれぞれD1、D2のアノードコ
ンタクト孔、１５，２５はそれぞれD1、D2の補
足アノードコンタクト孔、１６，２６，３６はそ
れぞれTR1、TR2、TR3のベースコンタクト孔、
１７，２７，３７はそれぞれTR1、TR2、TR3
のエミツタコンタクト孔、１８，２８，３８はそ
れぞれTR1、TR2、TR3のベース・エミツタ接
合面の端線、１９，２９，３９はそれぞれRB1，
RB2，RB3（第４図参照）である。又２２ａ，３２
ａはそれぞれRB3のベースコンタクト孔、エミツ
タコンタクト孔である。D1又はD2のアノードコ
ンタクト孔１４，２４及びD1又はD2の補足アノ
ードコンタクト孔１５，２５は、それぞれTR1、
TR2のベースコンタクト電極として動作しない
ようにTR1、TR2のベース・エミツタ接合部よ
り70μｍ離している。TR1・VBEF≧D1・VF及び
TR2・VBEF≧D2・VFとするためD1及びD2のそ
れぞれの総アノードコンタクト孔面積は、TR1
及びTR2のそれぞれの総ベースコンタクト孔面
積よりも非常に大きくしている。
及びD2を内蔵した１チツプの３段ダーリントン
トランジスタについて説明する。第４図ないし第
８図はこれを説明するための図面で、前述の図面
と同一符号は同一部分又は相当部分を表す。第４
図はこのトランジスタの等価回路で破線で囲まれ
た部分は同一半導体基板内に形成される。第５図
はAl配線及び層間絶縁被膜を除いた基板の露出
表面の平面図で、後述の拡大平面部分の位置を示
すためのものである。この図中の実線で囲まれた
領域は不純物拡散層の露出表面で、実線はこれら
不純物拡散層の接合面端線を示す。斜線を施した
部分はＰ型ベース層内にメツシユ状のN+型エミ
ツタ層が形成されているメツシユ構造部である。
第６図は、第５図の四辺形、Ｌ５，Ｍ５，Ｍ６，
Ｌ６で囲まれたTR1及びD1領域とTR2及びD2領
域との部分拡大透視平面図で、実施例２の第３図
に対応したものである。又第７図は第５図の四辺
形Ｌ１，Ｍ１，Ｍ４，Ｌ４の中間部の四辺形Ｌ
２，Ｍ２，Ｍ３，Ｌ３部分を切り欠いた部分拡大
透視平面図である。第６図及び第７図において、
破線はAl配線の端線を示すもので、１１はTR1
のベース電極及びD1のアノード電極、１２は
TR1のエミツタ電極、TR2のベース電極及びD2
のアノード電極、２２はTR2のエミツタ電極、
TR3のベース電極、３２はTR3のエミツタ電極
のそれぞれのAl配線の端線を示す。１３，２３，
３３はそれぞれTR1、TR2、TR3のベース・コ
レクタ接合面又はD1、D2の接合面の端線を示
す。１４，２４はそれぞれD1、D2のアノードコ
ンタクト孔、１５，２５はそれぞれD1、D2の補
足アノードコンタクト孔、１６，２６，３６はそ
れぞれTR1、TR2、TR3のベースコンタクト孔、
１７，２７，３７はそれぞれTR1、TR2、TR3
のエミツタコンタクト孔、１８，２８，３８はそ
れぞれTR1、TR2、TR3のベース・エミツタ接
合面の端線、１９，２９，３９はそれぞれRB1，
RB2，RB3（第４図参照）である。又２２ａ，３２
ａはそれぞれRB3のベースコンタクト孔、エミツ
タコンタクト孔である。D1又はD2のアノードコ
ンタクト孔１４，２４及びD1又はD2の補足アノ
ードコンタクト孔１５，２５は、それぞれTR1、
TR2のベースコンタクト電極として動作しない
ようにTR1、TR2のベース・エミツタ接合部よ
り70μｍ離している。TR1・VBEF≧D1・VF及び
TR2・VBEF≧D2・VFとするためD1及びD2のそ
れぞれの総アノードコンタクト孔面積は、TR1
及びTR2のそれぞれの総ベースコンタクト孔面
積よりも非常に大きくしている。
第８図は、第６図に示すX1，X2及びX′2，X3
の線分を含んで基板に垂直な面で切断した部分断
面図である。同図において、l1及びl2はそれぞれ
D1のアノードコンタクト孔１４及び補足アノー
ドコタクト孔１５からTR1のベース・エミツタ
接合部１８までの距離で、l1，l2＞50μｍとする必
要がある。
の線分を含んで基板に垂直な面で切断した部分断
面図である。同図において、l1及びl2はそれぞれ
D1のアノードコンタクト孔１４及び補足アノー
ドコタクト孔１５からTR1のベース・エミツタ
接合部１８までの距離で、l1，l2＞50μｍとする必
要がある。
以上、３段ダーリントントランジスタの実施例
について説明したが、本発明は、２段ダーリント
ン構造及び４段以上のダーリントン構造のトラン
ジスタについても適用可能で同等の効果が得られ
る。
について説明したが、本発明は、２段ダーリント
ン構造及び４段以上のダーリントン構造のトラン
ジスタについても適用可能で同等の効果が得られ
る。
［発明の効果］
本発明のダーリントン構造の半導体装置におい
ては、特定トランジスタのVBEFより小さい順方向
電圧VFのダイオードを附属させることにより、
耐圧、hFEリニアリテイー、VCE(s at)等のトラン
ジスタの主要特性を低下させることなく、スイツ
チングオフ時間tpffを短縮することができる。
ては、特定トランジスタのVBEFより小さい順方向
電圧VFのダイオードを附属させることにより、
耐圧、hFEリニアリテイー、VCE(s at)等のトラン
ジスタの主要特性を低下させることなく、スイツ
チングオフ時間tpffを短縮することができる。
又この回路構成は簡単で、従来の半導体装置に
比し使用チツプ数と組立工程は削減され装置の信
頼性は向上する。特に附属ダイオードとトランジ
スタとの１チツプ化が可能となり、小型で安価な
半導体装置を供給できる。
比し使用チツプ数と組立工程は削減され装置の信
頼性は向上する。特に附属ダイオードとトランジ
スタとの１チツプ化が可能となり、小型で安価な
半導体装置を供給できる。
第１図は本発明の第１の実施例の半導体装置の
等価回路図、第２図は本発明の第２の実施例の半
導体装置の断面図、第３図は第２図の半導体装置
の部分平面概略図、第４図は本発明の第３の実施
例の半導体装置の等価回路図、第５図は第３実施
例の半導体装置の基板の露出表面の平面概略図、
第６図及び第７図は第３実施例の半導体装置の部
分拡大平面図、第８図は第３実施例の部分断面
図、第９図は本発明に到つた実験用半導体装置の
等価回路図、第１０図及び第１１図は前記実験結
果を示す特性図、第１２図は従来の半導体装置の
等価回路図である。 １……最前段トランジスタ（特定トランジス
タ）TR1、２……２段目トランジスタTR2、３
……最終段トランジスタTR3、１ｄ……附属PN
接合ダイオードD1、１ａ，２ａ，３ａ……各段
トランジスタのエミツタ層、１ｂ，２ｂ，３ｂ…
…各段トランジスタのベース層、１ｃ，２ｃ，３
ｃ……各段トランジスタのコレクタ層、１da，
１dk……附属PN接合ダイオードD1のＰ型層、Ｎ
型層、１１……TR1のベースとD1のアノードの
Al配線（電極）又はその端線、１２……TR1の
エミツタ、TR2のベース及びD2のアノードのAl
配線（電極）又はその端線、１３，２３，３３…
…それぞれTR1、TR2、TR3のベース・コレク
タ接合面或いはD1、D2の接合面又はこれら接合
面の端線、１４，２４……附属ダイオードD1、
D2のアノードコンタクト孔、１５，２５……附
属ダイオードD1、D2の補足アノードコンタクト
孔、１６，２６，３６……TR1、TR2、TR3の
ベースコンタクト孔、１７，２７，３７……
TR1、TR2、TR3のエミツタコンタクト孔、１
８，２８，３８……TR1、TR2、TR3のベー
ス・エミツタ接合面又はその端線、１９，２９，
３９……それぞれRB1、RB2、RB3、２２……TR2
のエミツタ及びTR3のベースのAl配線（電極）
又はその端線、３２……TR3のエミツタのAl配
線（電極）又はその端線。
等価回路図、第２図は本発明の第２の実施例の半
導体装置の断面図、第３図は第２図の半導体装置
の部分平面概略図、第４図は本発明の第３の実施
例の半導体装置の等価回路図、第５図は第３実施
例の半導体装置の基板の露出表面の平面概略図、
第６図及び第７図は第３実施例の半導体装置の部
分拡大平面図、第８図は第３実施例の部分断面
図、第９図は本発明に到つた実験用半導体装置の
等価回路図、第１０図及び第１１図は前記実験結
果を示す特性図、第１２図は従来の半導体装置の
等価回路図である。 １……最前段トランジスタ（特定トランジス
タ）TR1、２……２段目トランジスタTR2、３
……最終段トランジスタTR3、１ｄ……附属PN
接合ダイオードD1、１ａ，２ａ，３ａ……各段
トランジスタのエミツタ層、１ｂ，２ｂ，３ｂ…
…各段トランジスタのベース層、１ｃ，２ｃ，３
ｃ……各段トランジスタのコレクタ層、１da，
１dk……附属PN接合ダイオードD1のＰ型層、Ｎ
型層、１１……TR1のベースとD1のアノードの
Al配線（電極）又はその端線、１２……TR1の
エミツタ、TR2のベース及びD2のアノードのAl
配線（電極）又はその端線、１３，２３，３３…
…それぞれTR1、TR2、TR3のベース・コレク
タ接合面或いはD1、D2の接合面又はこれら接合
面の端線、１４，２４……附属ダイオードD1、
D2のアノードコンタクト孔、１５，２５……附
属ダイオードD1、D2の補足アノードコンタクト
孔、１６，２６，３６……TR1、TR2、TR3の
ベースコンタクト孔、１７，２７，３７……
TR1、TR2、TR3のエミツタコンタクト孔、１
８，２８，３８……TR1、TR2、TR3のベー
ス・エミツタ接合面又はその端線、１９，２９，
３９……それぞれRB1、RB2、RB3、２２……TR2
のエミツタ及びTR3のベースのAl配線（電極）
又はその端線、３２……TR3のエミツタのAl配
線（電極）又はその端線。
Claims (1)
- 【特許請求の範囲】 １ 前段トランジスタのエミツタ層が次段トラン
ジスタのベース層に電気的に接続されることが
次々と連続的に繰り返され且つ各段のトランジス
タのコレクタ層は電気的に同電位に接続されるダ
ーリントン構造を有する半導体装置において、 各段トランジスタのうち少なくとも１つの特性
トランジスタのベース層とコレクタ層との間に、
該特定トランジスタのベース・エミツタ間の順方
向電圧を越えない順方向電圧を有する附属PN接
合ダイオードを、その極性が該特定トランジスタ
のベース層とコレクタ層とにより形成されるPN
接合の極性と同じになるよう電気的に並列接続し
て成ることを特徴とする半導体装置。 ２ 最終段のトランジスタを除く各段トランジス
タのうち少なくとも１つの特定トランジスタのベ
ース層とコレクタ層との間に附属PN接合ダイオ
ードを接続して成る特許請求の範囲第１項記載の
半導体装置。 ３ ２段ダーリントン構造の半導体装置におい
て、最前段の特定トランジスタのベース層とコレ
クタ層との間に附属PN接合ダイオードを接続し
て成る特許請求の範囲第２項記載の半導体装置。 ４ ２段ダーリントン構造の半導体装置におい
て、最前段及び次段の各特定トランジスタのベー
ス層とコレクタ層との間に、それぞれ附属PN接
合ダイオードを接続して成る特許請求の範囲第１
項記載の半導体装置。 ５ ３段ダーリントン構造の半導体装置におい
て、最前段の特定トランジスタのみに、そのベー
ス層とコレクタ層との間に附属PN接合ダイオー
ドを接続して成る特許請求の範囲第２項記載の半
導体装置。 ６ ３段ダーリントン構造の半導体装置におい
て、最前段及び次段の各特定トランジスタのベー
ス層とコレクタ層との間にそれぞれ附属PN接合
ダイオードを接続して成る特許請求の範囲第２項
記載の半導体装置。 ７ 各段トランジスタと附属PN接合ダイオード
とが異なる半導体基板から成る特許請求の範囲第
１項ないし第６項のいずれかに記載の半導体装
置。 ８ (A)各段トランジスタと附属PN接合ダイオー
ドは１つの半導体基板内に形成され、(B)各段トラ
ンジスタのコレクタ層と附属PN接合ダイオード
の１つの半導体層とは同一導電型の１つの半導体
層を形成し、(C)特定トランジスタのベース層の一
部分を附属PN接合ダイオードの他の１つの半導
体層として動作させるため、該ベース層上の一部
分に特定トランジスタのベースコンタクト孔の外
に附属PN接合ダイオードのコンタクト孔を少な
くとも１つ設け、且つこの附属ダイオードのコン
クト孔から特定トランジスタのベース・エミツタ
接合部までの距離を該ベース層の少数キヤリアの
拡散距離よりも長くすることを、特徴とする特許
請求の範囲第１項ないし第６項のいずれかに記載
の半導体装置。 ９ 附属PN接合ダイオードのコンタクト孔から
特定トランジスタのベース・エミツタ接合部まで
の距離が50μｍ以上である特許請求の範囲第８項
記載の半導体装置。 １０ 附属PN接合ダイオードのコンタクト孔に
よつて露出する少なくとも１つのベース層部分の
ベース拡散深さをこの特定トランジスタのベース
層の他の部分のベース拡散深さより深くしている
ことを特徴とする特許請求の範囲第８項又は第９
項記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61056984A JPS62214660A (ja) | 1986-03-17 | 1986-03-17 | 半導体装置 |
| US07/013,793 US4769560A (en) | 1986-03-17 | 1987-02-12 | Semiconductor device having darlington-connected transistor circuit |
| DE8787103476T DE3779153D1 (de) | 1986-03-17 | 1987-03-11 | Halbleitervorrichtung mit einer darlington-transistorschaltung. |
| EP87103476A EP0237933B1 (en) | 1986-03-17 | 1987-03-11 | Semiconductor device having darlington-connected transistor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61056984A JPS62214660A (ja) | 1986-03-17 | 1986-03-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62214660A JPS62214660A (ja) | 1987-09-21 |
| JPH047097B2 true JPH047097B2 (ja) | 1992-02-07 |
Family
ID=13042763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61056984A Granted JPS62214660A (ja) | 1986-03-17 | 1986-03-17 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4769560A (ja) |
| EP (1) | EP0237933B1 (ja) |
| JP (1) | JPS62214660A (ja) |
| DE (1) | DE3779153D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012533889A (ja) * | 2009-07-15 | 2012-12-27 | クリー インコーポレイテッド | 高利得ワイドバンドギャップ・ダーリントン・トランジスタ及び関連する製造方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63265461A (ja) * | 1986-12-15 | 1988-11-01 | Fuji Electric Co Ltd | 半導体装置 |
| SE461428B (sv) * | 1988-06-16 | 1990-02-12 | Ericsson Telefon Ab L M | Foerfarande foer att paa ett underlag av halvledarmaterial framstaella en bipolaer transistor eller en bipolaer transistor och en faelteffekttransistor eller en bipolaer transistor och en faelteffekttransistor med en komplementaer faelteffekttransistor och anordningar framstaellda enligt foerfarandena |
| DE3824694A1 (de) * | 1988-07-20 | 1990-02-01 | Fraunhofer Ges Forschung | Halbleiterschaltung fuer schnelle schaltvorgaenge |
| US6008687A (en) * | 1988-08-29 | 1999-12-28 | Hitachi, Ltd. | Switching circuit and display device using the same |
| JP3315851B2 (ja) * | 1995-12-19 | 2002-08-19 | シャープ株式会社 | 広帯域増幅回路を用いる高速通信素子 |
| US6549061B2 (en) * | 2001-05-18 | 2003-04-15 | International Business Machines Corporation | Electrostatic discharge power clamp circuit |
| JP2003338620A (ja) * | 2002-05-22 | 2003-11-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US9728580B2 (en) * | 2013-05-13 | 2017-08-08 | Infineon Technologies Ag | Power transistor with integrated temperature sensor element, power transistor circuit, method for operating a power transistor, and method for operating a power transistor circuit |
| CN113381590A (zh) * | 2020-03-09 | 2021-09-10 | 辉芒微电子（深圳）有限公司 | 含多级npn晶体管的驱动电路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3534281A (en) * | 1969-02-03 | 1970-10-13 | Gen Electric | Soft saturating transistor amplifier |
| IN141922B (ja) * | 1974-08-19 | 1977-05-07 | Rca Corp | |
| JPS53118356A (en) * | 1977-03-25 | 1978-10-16 | Nec Corp | Darlington circuit containing clamping diode |
| JPS5559767A (en) * | 1978-10-30 | 1980-05-06 | Hitachi Ltd | Semiconductor device, method of fabricating the same and application thereof |
| FR2458904A1 (fr) * | 1979-06-12 | 1981-01-02 | Thomson Csf | Circuit integre monolithique equivalent a un transistor associe a trois diodes anti-saturation |
| GB2100513B (en) * | 1981-06-04 | 1985-06-19 | Texas Instruments Ltd | Darlington transistor circuit |
-
1986
- 1986-03-17 JP JP61056984A patent/JPS62214660A/ja active Granted
-
1987
- 1987-02-12 US US07/013,793 patent/US4769560A/en not_active Expired - Lifetime
- 1987-03-11 DE DE8787103476T patent/DE3779153D1/de not_active Expired - Lifetime
- 1987-03-11 EP EP87103476A patent/EP0237933B1/en not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012533889A (ja) * | 2009-07-15 | 2012-12-27 | クリー インコーポレイテッド | 高利得ワイドバンドギャップ・ダーリントン・トランジスタ及び関連する製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62214660A (ja) | 1987-09-21 |
| US4769560A (en) | 1988-09-06 |
| EP0237933B1 (en) | 1992-05-20 |
| EP0237933A2 (en) | 1987-09-23 |
| DE3779153D1 (de) | 1992-06-25 |
| EP0237933A3 (en) | 1989-02-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7804109B2 (en) | Heterojunction bipolar transistor and method for manufacturing the same, and power amplifier using the same | |
| WO2003063203A2 (en) | On-chip esd protection circuit | |
| EP0190931B1 (en) | Monolithic bipolar mos switching device | |
| JPH047097B2 (ja) | ||
| WO2001018865A1 (en) | High-frequency power amplification module and radio communication device | |
| WO1984002427A1 (fr) | Transistor de puissance | |
| US6577200B2 (en) | High-frequency semiconductor device | |
| JP3028803B2 (ja) | 半導体装置 | |
| JPS61158175A (ja) | プレ−ナ型トランジスタ装置 | |
| JPS63265461A (ja) | 半導体装置 | |
| US4276516A (en) | Thermal stress reduction in IC power transistors | |
| US5155572A (en) | Vertical isolated-collector PNP transistor structure | |
| EP0346978A1 (en) | Integrated current-mirror arrangement comprising vertical transistors | |
| JP2000133730A (ja) | 半導体装置 | |
| JP3199857B2 (ja) | 伝導度変調型ｍｏｓｆｅｔ | |
| JPS5839060A (ja) | 半導体装置 | |
| JPS62128561A (ja) | 半導体装置 | |
| US4931666A (en) | Darlington-connected semiconductor device | |
| JP5420230B2 (ja) | 過電圧保護素子 | |
| JPS61152071A (ja) | 多段ダ−リントン半導体装置 | |
| JPH11330455A (ja) | 半導体装置 | |
| JPH07135299A (ja) | 半導体集積回路装置 | |
| JPH0763096B2 (ja) | 半導体装置 | |
| JPH0330372A (ja) | 自己消弧型パワースイッチングデバイス | |
| JPS59224171A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |