JPH0471274A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0471274A JPH0471274A JP2183421A JP18342190A JPH0471274A JP H0471274 A JPH0471274 A JP H0471274A JP 2183421 A JP2183421 A JP 2183421A JP 18342190 A JP18342190 A JP 18342190A JP H0471274 A JPH0471274 A JP H0471274A
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- JP
- Japan
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- type transistor
- high voltage
- input terminal
- mos type
- mos
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 2
- 229920005591 polysilicon Polymers 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract 2
- 238000009792 diffusion process Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000007257 malfunction Effects 0.000 description 4
- 239000000969 carrier Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体集積回路に関し、特に、負の高電圧対
策に係るものである。
策に係るものである。
（従来の技術）
第４図は従来の半導体集積回路の回路図であり、第５図
は同回路のチップ上の概略パターンを示している。この
第４図及び第５図において、１は、入力端子ＩＮに抵抗
２を介してコレクタが、接地電位である基準電位点９に
エミッタとベースとがそれぞれコンタクト部Ｃ２Ｃによ
って接続されたバイポーラ型トランジスタである。更に
、該バイポーラ型トランジスタ１のコレクタは抵抗３を
介して内部回路Ａの接続端子５にコンタクト部Ｃを介し
て接続されている。そして、上記抵抗２．３はＰウェル
内にｎ十拡散領域によって形成され、上記内部回路Ａは
基準電位点９及び電源電位点１０に接続された２つのＭ
Ｏ５型トランジスタ６゜７によって構成される一方、上
記バイポーラ型トランジスタ１は、ｎ十拡散領域と、Ｐ
ウェルとにより横方向のｎｐｎ ）ランジスタを構成し
ている。
は同回路のチップ上の概略パターンを示している。この
第４図及び第５図において、１は、入力端子ＩＮに抵抗
２を介してコレクタが、接地電位である基準電位点９に
エミッタとベースとがそれぞれコンタクト部Ｃ２Ｃによ
って接続されたバイポーラ型トランジスタである。更に
、該バイポーラ型トランジスタ１のコレクタは抵抗３を
介して内部回路Ａの接続端子５にコンタクト部Ｃを介し
て接続されている。そして、上記抵抗２．３はＰウェル
内にｎ十拡散領域によって形成され、上記内部回路Ａは
基準電位点９及び電源電位点１０に接続された２つのＭ
Ｏ５型トランジスタ６゜７によって構成される一方、上
記バイポーラ型トランジスタ１は、ｎ十拡散領域と、Ｐ
ウェルとにより横方向のｎｐｎ ）ランジスタを構成し
ている。
尚、この半導体集積回路はｎ基板で形成されている。
以上のように構成された半導体集積回路において、入力
端子ＩＮに静電的な高電圧が印加された場合、バイポー
ラ型トランジスタ１のｐｎ接合のブレークダウンにより
、ベース電流が流れる状態となってコレクタとエミッタ
との間が低インピーダンスとなり、内部回路Ａに高電圧
が印加されないようになっている。
端子ＩＮに静電的な高電圧が印加された場合、バイポー
ラ型トランジスタ１のｐｎ接合のブレークダウンにより
、ベース電流が流れる状態となってコレクタとエミッタ
との間が低インピーダンスとなり、内部回路Ａに高電圧
が印加されないようになっている。
（発明が解決しようとする課題）
しかしながら、上記従来の半導体集積回路において、入
力端子ＩＮに負の高電圧が加わると、バイポーラ型トラ
ンジスタ１のコレクタに相当するわ＋拡散領域とＰウェ
ルとの間のｐｎ接合部分に順方向の電圧が加わり、Ｐウ
ェルに少数キャリアが注入されることになる。この少数
キャリアの拡散により内部回路Ａが誤動作するという問
題があった。また、上記内部回路ＡがＣ−ＭＯＳ集積回
路の場合には誤動作の他にラッチアップの原因となると
いう問題があった。
力端子ＩＮに負の高電圧が加わると、バイポーラ型トラ
ンジスタ１のコレクタに相当するわ＋拡散領域とＰウェ
ルとの間のｐｎ接合部分に順方向の電圧が加わり、Ｐウ
ェルに少数キャリアが注入されることになる。この少数
キャリアの拡散により内部回路Ａが誤動作するという問
題があった。また、上記内部回路ＡがＣ−ＭＯＳ集積回
路の場合には誤動作の他にラッチアップの原因となると
いう問題があった。
本発明は、斯かる点に鑑みてなされたもので、負の高圧
に対して内部回路が誤作動しないようにすることを目的
とするものである。
に対して内部回路が誤作動しないようにすることを目的
とするものである。
（課題を解決するための手段）
上記の目的を達成するために、本発明が講じた手段は、
入力端子にバイポーラ型半導体と人力クランプ用のＭＯ
８型半導体素子とを接続するようにしたものである。
入力端子にバイポーラ型半導体と人力クランプ用のＭＯ
８型半導体素子とを接続するようにしたものである。
具体的には、入力信号が印加される入力端子にコレクタ
が、基準電位点にエミッタとベースとがそれぞれ接続さ
れたバイポーラ型半導体素子と、上記入力端に抵抗を介
してゲートが、該ゲートに抵抗を介してドレインが、上
記基準電位点にソースがそれぞれ接続されると共に、上
記ドレインが内部回路に接続されたＭＯ８型半導体素子
とを備えた構成としている。
が、基準電位点にエミッタとベースとがそれぞれ接続さ
れたバイポーラ型半導体素子と、上記入力端に抵抗を介
してゲートが、該ゲートに抵抗を介してドレインが、上
記基準電位点にソースがそれぞれ接続されると共に、上
記ドレインが内部回路に接続されたＭＯ８型半導体素子
とを備えた構成としている。
（作用）
上記の構成により、本発明では、入力端子に負の高電圧
が印加されると、該負の電圧がＭＯ６Ｏ６型半導体素子
−トに印加され、該ＭＯ３型半導体素子がオンする。こ
のＭＯ８型半導体素子のオンによって、内部回路の入力
側が基準電位にクランプされる。この結果、内部回路に
負の高電圧が印加されることはなく、該内部回路の誤動
作が防止される。
が印加されると、該負の電圧がＭＯ６Ｏ６型半導体素子
−トに印加され、該ＭＯ３型半導体素子がオンする。こ
のＭＯ８型半導体素子のオンによって、内部回路の入力
側が基準電位にクランプされる。この結果、内部回路に
負の高電圧が印加されることはなく、該内部回路の誤動
作が防止される。
（実施例）
以下、本発明の一実施例を図面に基づいて詳細に説明す
る。
る。
第１図は本発明の半導体集積回路を示す回路図であり、
第２図は同回路のチップ上の概略パターンを示し、第３
図は該チップの概略断面図を示している。この第１図〜
第３図において、ＩＮは入力端子、１はｎ十拡散領域と
Ｐウェルとがｎ基板上に形成された横方向のｎｐｎ）ラ
ンジスタに構成された半導体素子であるバイポーラ型ト
ランジスタ、２．３．４はｎ＋拡散領域によって形成さ
れた抵抗、８は入力クランプ用の半導体素子であるＭＯ
Ｓ型トランジスタであって、該ＭＯＳ型トランジスタ８
は、Ｐ十拡散領域であるＰウェルにｎ十拡散領域が形成
されると共に、ポリシリコンのゲートＧが設けられて構
成されている。また、５は内部回路Ａが接続される接続
端子であり、該内部回路Ａは基準電位点９及び電源電位
点１０に接続された２つのＭＯＳ型トランジスタ６．７
によって構成されており、該基準電位点９は接地電位に
なっている。
第２図は同回路のチップ上の概略パターンを示し、第３
図は該チップの概略断面図を示している。この第１図〜
第３図において、ＩＮは入力端子、１はｎ十拡散領域と
Ｐウェルとがｎ基板上に形成された横方向のｎｐｎ）ラ
ンジスタに構成された半導体素子であるバイポーラ型ト
ランジスタ、２．３．４はｎ＋拡散領域によって形成さ
れた抵抗、８は入力クランプ用の半導体素子であるＭＯ
Ｓ型トランジスタであって、該ＭＯＳ型トランジスタ８
は、Ｐ十拡散領域であるＰウェルにｎ十拡散領域が形成
されると共に、ポリシリコンのゲートＧが設けられて構
成されている。また、５は内部回路Ａが接続される接続
端子であり、該内部回路Ａは基準電位点９及び電源電位
点１０に接続された２つのＭＯＳ型トランジスタ６．７
によって構成されており、該基準電位点９は接地電位に
なっている。
そして、上記バイポーラ型トランジスタ１のコレクタは
入力端子ＩＮに抵抗２を介してコンタクト部Ｃにより接
続され、エミッタ及びベースは基準電位点９に接続され
ている。
入力端子ＩＮに抵抗２を介してコンタクト部Ｃにより接
続され、エミッタ及びベースは基準電位点９に接続され
ている。
また、上記ＭＯＳ型トランジスタ８のゲートＧは入力端
子ＩＮにコンタクト部Ｃによって抵抗２゜３を介して接
続され、ドレインは該ゲートＧにコンタクト部Ｃによっ
て抵抗４を介して接続され、ソースは上記基準電位点９
に接続されている。そして、該ＭＯＳ型トランジスタ８
のドレインが内部回路Ａの接続端子５に接続されている
。更に、上記ＭＯＳ型トランジスタのゲート電極Ｇは、
内部回路ＡのＭＯＳ型トランジスタ６．７のゲート電極
Ｇｌより厚く形成されて耐圧を高めるように構成されて
いる。
子ＩＮにコンタクト部Ｃによって抵抗２゜３を介して接
続され、ドレインは該ゲートＧにコンタクト部Ｃによっ
て抵抗４を介して接続され、ソースは上記基準電位点９
に接続されている。そして、該ＭＯＳ型トランジスタ８
のドレインが内部回路Ａの接続端子５に接続されている
。更に、上記ＭＯＳ型トランジスタのゲート電極Ｇは、
内部回路ＡのＭＯＳ型トランジスタ６．７のゲート電極
Ｇｌより厚く形成されて耐圧を高めるように構成されて
いる。
次に、上述のように構成された本実施例の半導体集積回
路について、以下その動作を説明する。
路について、以下その動作を説明する。
先ず、入力端子ＩＮに負の高電圧が印加されると、入力
クランプ用のＭＯＳ型トランジスタ８のゲートＧに負の
電圧が印加されるので、ソースとドレインとが導通して
該ＭＯ８型トランジスタ８がオン状態となる。このＭＯ
Ｓ型トランジスタ８のオンによって内部回路Ａの接続端
子５は、基準電位点９の接地電位にクランプされ、負の
高電圧が内部回路Ａに加えられることがない。
クランプ用のＭＯＳ型トランジスタ８のゲートＧに負の
電圧が印加されるので、ソースとドレインとが導通して
該ＭＯ８型トランジスタ８がオン状態となる。このＭＯ
Ｓ型トランジスタ８のオンによって内部回路Ａの接続端
子５は、基準電位点９の接地電位にクランプされ、負の
高電圧が内部回路Ａに加えられることがない。
また、入力端子ＩＮに静電的な高電圧が印加されると、
バイボート型トランジスタ１がオンして内部回路Ａに高
電圧が印加されることはない。
バイボート型トランジスタ１がオンして内部回路Ａに高
電圧が印加されることはない。
（発明の効果）
以上のように、本発明は、入力端子に従来より用いられ
ていたバイポーラ型半導体を接続すると共に、該入力端
子に入力クランプ用のＭＯＳ型半導体素子を接続するこ
とにより、負の高電圧が印加された際、入力クランプ用
のＭＯＳ型半導体素子が入力端子のレベルを基準電位に
クランプするので、過大入力に対して内部回路を保護す
ることができると共に、少数キャリアの拡散による内部
回路の誤動作を確実に防止することができる。
ていたバイポーラ型半導体を接続すると共に、該入力端
子に入力クランプ用のＭＯＳ型半導体素子を接続するこ
とにより、負の高電圧が印加された際、入力クランプ用
のＭＯＳ型半導体素子が入力端子のレベルを基準電位に
クランプするので、過大入力に対して内部回路を保護す
ることができると共に、少数キャリアの拡散による内部
回路の誤動作を確実に防止することができる。
また、内部回路がＣ−ＭＯＳ集積回路で構成された際、
ラッチアップを防止することができる。
ラッチアップを防止することができる。
第１図は本発明の半導体集積回路の回路図、第２図は同
回路のチップ上の概略パターンを示すパターン図、第３
図は同チップの概略縦断面図、第４図は従来の半導体集
積回路の回路図、第５図は同回路のチップ上の概略パタ
ーンを示すパターン図である。 １・・・バイポーラ型トランジスタ ２、 ３．４・・・抵抗 ５・・・接続端子 ８・・・入力クランプ用のＭＯＳ型トランジスタ９・・
・基準電位点 ＩＮ・・・入力端子 Ａ・・・内部回路 １・・・バイポーラ型トランジスタ ２、 ３．４・・・抵抗 ５・・・接続端子 ８・・・入力クランプ用のＭＯＳ型トランジスタ９・・
・基準電位点 ＩＮ・・・入力端子 Ａ・・・内部回路 ［− 喘］図 Ｃ〜 躬２図 兜４因
回路のチップ上の概略パターンを示すパターン図、第３
図は同チップの概略縦断面図、第４図は従来の半導体集
積回路の回路図、第５図は同回路のチップ上の概略パタ
ーンを示すパターン図である。 １・・・バイポーラ型トランジスタ ２、 ３．４・・・抵抗 ５・・・接続端子 ８・・・入力クランプ用のＭＯＳ型トランジスタ９・・
・基準電位点 ＩＮ・・・入力端子 Ａ・・・内部回路 １・・・バイポーラ型トランジスタ ２、 ３．４・・・抵抗 ５・・・接続端子 ８・・・入力クランプ用のＭＯＳ型トランジスタ９・・
・基準電位点 ＩＮ・・・入力端子 Ａ・・・内部回路 ［− 喘］図 Ｃ〜 躬２図 兜４因
Claims (1)
- （１）入力信号が印加される入力端子にコレクタが、基
準電位点にエミッタとベースとがそれぞれ接続されたバ
イポーラ型半導体素子と、 上記入力端子に抵抗を介してゲートが、該ゲートに抵抗
を介してドレインが、上記基準電位点にソースがそれぞ
れ接続されると共に、上記ドレインが内部回路に接続さ
れたＭＯＳ型半導体素子とを備えていることを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2183421A JPH0471274A (ja) | 1990-07-11 | 1990-07-11 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2183421A JPH0471274A (ja) | 1990-07-11 | 1990-07-11 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0471274A true JPH0471274A (ja) | 1992-03-05 |
Family
ID=16135488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2183421A Pending JPH0471274A (ja) | 1990-07-11 | 1990-07-11 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0471274A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06244371A (ja) * | 1992-10-05 | 1994-09-02 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US5689132A (en) * | 1995-01-17 | 1997-11-18 | Sony Corporation | Protective circuit for semiconductor integrated circuit |
| JP2007067438A (ja) * | 1999-07-01 | 2007-03-15 | Toshiba Corp | 半導体装置とその製造方法 |
-
1990
- 1990-07-11 JP JP2183421A patent/JPH0471274A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06244371A (ja) * | 1992-10-05 | 1994-09-02 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US5689132A (en) * | 1995-01-17 | 1997-11-18 | Sony Corporation | Protective circuit for semiconductor integrated circuit |
| JP2007067438A (ja) * | 1999-07-01 | 2007-03-15 | Toshiba Corp | 半導体装置とその製造方法 |
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