JPH0471280B2 - - Google Patents
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- Publication number
- JPH0471280B2 JPH0471280B2 JP23488483A JP23488483A JPH0471280B2 JP H0471280 B2 JPH0471280 B2 JP H0471280B2 JP 23488483 A JP23488483 A JP 23488483A JP 23488483 A JP23488483 A JP 23488483A JP H0471280 B2 JPH0471280 B2 JP H0471280B2
- Authority
- JP
- Japan
- Prior art keywords
- transfer
- signal
- input
- stage
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
Landscapes
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
この発明はCCDなどの電荷転送素子を使用し
たアナログ遅延装置などに適用して好適な信号伝
送装置に関する。
たアナログ遅延装置などに適用して好適な信号伝
送装置に関する。
背景技術とその問題点
例えば、アナログ遅延素子をCCDで構成する
場合には、第１図に示すように半導体基体に設け
られた入力部１と出力部２との間に、所定の遅延
時間が得られるような信号転送部３が設けられ
る。信号転送部３はｎビツトのシフトレジスタと
して構成され、アナログ信号Ｓの転送は２相駆動
が採用されている。φ1，φ2はその転送クロツク
を示す。信号転送部３の前段には第１及び第２の
インプツトゲートIG1，IG2が設けられると共に、
第２のインプツトゲートIG2と転送電極との間に
は初段の転送電極φ1Fが設けられている。４は転
送クロツクφ1，φ2の発生器、５はそのドライバ
ーである。
場合には、第１図に示すように半導体基体に設け
られた入力部１と出力部２との間に、所定の遅延
時間が得られるような信号転送部３が設けられ
る。信号転送部３はｎビツトのシフトレジスタと
して構成され、アナログ信号Ｓの転送は２相駆動
が採用されている。φ1，φ2はその転送クロツク
を示す。信号転送部３の前段には第１及び第２の
インプツトゲートIG1，IG2が設けられると共に、
第２のインプツトゲートIG2と転送電極との間に
は初段の転送電極φ1Fが設けられている。４は転
送クロツクφ1，φ2の発生器、５はそのドライバ
ーである。
第２図は信号転送部３の断面図であつて、半導
体基体７はＰ型基体が使用される。
体基体７はＰ型基体が使用される。
８はアナログ信号の入力部１を構成するN+形
領域であり、またこの例では埋込みチヤンネルと
して構成するため、信号転送部３には所定の間隔
を保持してＮ形領域９が形成されると共に、転送
方向に向つて所定のポテンシヤルバリヤを構成す
るN-形領域１１が形成される。
領域であり、またこの例では埋込みチヤンネルと
して構成するため、信号転送部３には所定の間隔
を保持してＮ形領域９が形成されると共に、転送
方向に向つて所定のポテンシヤルバリヤを構成す
るN-形領域１１が形成される。
入力電極INには所定のアナログ信号Ｓが供給
されると共に、２相転送電極には第３図Ａ，Ｂに
示す２相の転送クロツクφ1，φ2が供給され、第
１のインプツトゲートIG1には転送クロツクφ2が
供給され、第２のインプツトゲートIG2には所定
の直流バイアス（数〜10V）が供給され、そして
初段の転送電極φ1Fには転送クロツクφ1が供給さ
れる。
されると共に、２相転送電極には第３図Ａ，Ｂに
示す２相の転送クロツクφ1，φ2が供給され、第
１のインプツトゲートIG1には転送クロツクφ2が
供給され、第２のインプツトゲートIG2には所定
の直流バイアス（数〜10V）が供給され、そして
初段の転送電極φ1Fには転送クロツクφ1が供給さ
れる。
そして、周知のように入力部１に供給されたア
ナログ信号Ｓは１ビツトずつ取込まれて順次信号
転送部３を介して転送されることによつて、所定
時間遅延されたアナログ入力信号が出力部２側に
得られる。
ナログ信号Ｓは１ビツトずつ取込まれて順次信号
転送部３を介して転送されることによつて、所定
時間遅延されたアナログ入力信号が出力部２側に
得られる。
さて、このように構成されたアナログ遅延装置
１０で、消費電力を抑えて省電力化を図るために
は、例えば転送クロツクφ1，φ2の振幅を現行よ
りも小さくすればよい。例えば現行の振幅値が
10Vであるとしたとき、これを5V程度に下げれ
ば電力消費を大幅に低減することができる。この
ように、転送クロツクφ1，φ2の振幅値を小さく
すると、それに伴つて第１のインプツトゲート
IG1及び初段の転送電極φ1Fに加えられるパルスの
振幅が小さくなつて、印加電圧も当然に低くなる
が、これら信号入力段に加えられるゲート電圧を
下げると、次のような不都合な問題が生ずる。
１０で、消費電力を抑えて省電力化を図るために
は、例えば転送クロツクφ1，φ2の振幅を現行よ
りも小さくすればよい。例えば現行の振幅値が
10Vであるとしたとき、これを5V程度に下げれ
ば電力消費を大幅に低減することができる。この
ように、転送クロツクφ1，φ2の振幅値を小さく
すると、それに伴つて第１のインプツトゲート
IG1及び初段の転送電極φ1Fに加えられるパルスの
振幅が小さくなつて、印加電圧も当然に低くなる
が、これら信号入力段に加えられるゲート電圧を
下げると、次のような不都合な問題が生ずる。
すなわち、入力部１と信号転送部３との間の信
号入力段は表面チヤンネル構成となているが、信
号入力部に加えられる電圧（ゲート電圧VG）と、
このゲート電圧VGによつて半導体基体７中に形
成されるポテンシヤルウエルの深さPWの関係
は、第４図曲線ｌに示すようになつている。
号入力段は表面チヤンネル構成となているが、信
号入力部に加えられる電圧（ゲート電圧VG）と、
このゲート電圧VGによつて半導体基体７中に形
成されるポテンシヤルウエルの深さPWの関係
は、第４図曲線ｌに示すようになつている。
ここで、ゲート電圧VGとは信号入力段に加え
られる電圧を総称するもので、具体的には入力電
極INに加えられる電圧、第１及び第２のインプ
ツトゲート電圧及び初段の転送電極φ1Fに加えら
れるクロツクパルスの電圧をいう。
られる電圧を総称するもので、具体的には入力電
極INに加えられる電圧、第１及び第２のインプ
ツトゲート電圧及び初段の転送電極φ1Fに加えら
れるクロツクパルスの電圧をいう。
図に示すようにゲート電圧VGが高い領域Ｉ
（5V〜10V）は線形特性であるので、夫々の電極
に対応する半導体基体７内には加えられたゲート
電圧VGに比例したポテンシヤルウエルPWが形成
されるから、この領域Ｉで動作するように各部の
電圧を選定すれば、アナログ入力信号Ｓに対応し
た信号電荷を取り込むことができると共に、取り
込まれた信号電荷を信号転送部３に転送できる。
従来はこの領域Ｉが動作領域となされている。従
つて、転送クロツクφ1，φ2の振幅値は10V、第２
のインプツトゲートIG2に加えられる電圧は
7.5V、入力信号のオフセツト電圧が４〜6Vに
夫々選ばれている。
（5V〜10V）は線形特性であるので、夫々の電極
に対応する半導体基体７内には加えられたゲート
電圧VGに比例したポテンシヤルウエルPWが形成
されるから、この領域Ｉで動作するように各部の
電圧を選定すれば、アナログ入力信号Ｓに対応し
た信号電荷を取り込むことができると共に、取り
込まれた信号電荷を信号転送部３に転送できる。
従来はこの領域Ｉが動作領域となされている。従
つて、転送クロツクφ1，φ2の振幅値は10V、第２
のインプツトゲートIG2に加えられる電圧は
7.5V、入力信号のオフセツト電圧が４〜6Vに
夫々選ばれている。
これに対し、ゲート電圧VGが比較的小さい領
域（例えば5V以下）では非線形特性である。
このため、消費電力を節減する目的で、転送クロ
ツクφ1，φ2のレベルを5V程度に下げると、第１
のインプツトゲート電圧及び初段の転送電極φ1F
の電圧も5V以下になる。このような電圧にする
と、第２のインプツトゲート電圧も5V以下にし
なければならず、入力信号のDCオフセツト電圧
もまた３〜4V程度に下げなければならない。
域（例えば5V以下）では非線形特性である。
このため、消費電力を節減する目的で、転送クロ
ツクφ1，φ2のレベルを5V程度に下げると、第１
のインプツトゲート電圧及び初段の転送電極φ1F
の電圧も5V以下になる。このような電圧にする
と、第２のインプツトゲート電圧も5V以下にし
なければならず、入力信号のDCオフセツト電圧
もまた３〜4V程度に下げなければならない。
従つて、このような場合には信号入力段は領域
で動作することになるために、アナログ遅延装
置１０のリニアリテーが著しく劣化してしまう。
で動作することになるために、アナログ遅延装
置１０のリニアリテーが著しく劣化してしまう。
発明の目的
そこで、この発明では消費電力の低減を図ると
共に、省電力化に伴つて生ずる信号入力段におけ
る入出力特性のリニアリテーの劣化を防止できる
ようにしたものである。
共に、省電力化に伴つて生ずる信号入力段におけ
る入出力特性のリニアリテーの劣化を防止できる
ようにしたものである。
発明の概要
そのため、この発明においては、第１のインプ
ツトゲートIG1に加えるゲートパルス及び初段の
転送電極φ1Fに加えるクロツクパルスを転送クロ
ツクφ1，φ2で共用するのではなく、夫々独立に
加えると共に、少くとも信号入力段の特性が上述
した領域の特性となるように各部の電圧を選定
したものである。
ツトゲートIG1に加えるゲートパルス及び初段の
転送電極φ1Fに加えるクロツクパルスを転送クロ
ツクφ1，φ2で共用するのではなく、夫々独立に
加えると共に、少くとも信号入力段の特性が上述
した領域の特性となるように各部の電圧を選定
したものである。
実施例
続いて、この発明の一例を上述したアナログ遅
延装置に適用した場合につき第５図以下を参照し
て詳細に説明する。
延装置に適用した場合につき第５図以下を参照し
て詳細に説明する。
この発明においては、第５図Ａに示すようにク
ロツク端子２０，２１に供給される転送クロツク
φ1′，φ2′の振幅のピーク値が第６図Ａ，Ｂに示す
ように従来よりも低い、例えば5Vに選定される
と共に、第１のインプツトゲート端子２２と初段
の転送電極端子２３が設けられる。そして、端子
２２には第６図Ｃに示すような振幅のピーク値
が、例えば従来と同じく10Vに選定された第１の
インプツトゲートパルスIG1が供給され、また端
子２３には第６図Ｄに示すように、振幅のピーク
値が同じく10Vに選定された転送クロツクφ1Fが
供給される。第２のインプツトゲートIG2のDC値
は従来と同じく、この例では7.5Vである。
ロツク端子２０，２１に供給される転送クロツク
φ1′，φ2′の振幅のピーク値が第６図Ａ，Ｂに示す
ように従来よりも低い、例えば5Vに選定される
と共に、第１のインプツトゲート端子２２と初段
の転送電極端子２３が設けられる。そして、端子
２２には第６図Ｃに示すような振幅のピーク値
が、例えば従来と同じく10Vに選定された第１の
インプツトゲートパルスIG1が供給され、また端
子２３には第６図Ｄに示すように、振幅のピーク
値が同じく10Vに選定された転送クロツクφ1Fが
供給される。第２のインプツトゲートIG2のDC値
は従来と同じく、この例では7.5Vである。
第１のインプツトゲートパルスIG1と転送クロ
ツクφ1Fとは、２相転送クロツクφ1′，φ2′と同一
の周波数に選定されると共に、夫々50％以下のデ
ユーテイーとなされ、ノンオーバーラツプ状態で
供給される。このように、ノンオーバーラツプと
したのは後述の説明より明らかなように、アナロ
グ入力信号を１ビツトづつ順次信号入力段を介し
て信号転送部３に転送できるようにするためであ
る。
ツクφ1Fとは、２相転送クロツクφ1′，φ2′と同一
の周波数に選定されると共に、夫々50％以下のデ
ユーテイーとなされ、ノンオーバーラツプ状態で
供給される。このように、ノンオーバーラツプと
したのは後述の説明より明らかなように、アナロ
グ入力信号を１ビツトづつ順次信号入力段を介し
て信号転送部３に転送できるようにするためであ
る。
また、２相転送クロツクφ1′，φ2′のデユーテイ
ーは50％以上選ばれ、かつ一方の転送クロツクの
エツジが夫々他方の転送クロツクのハイレベルの
区間に当るようなオーバーラツプ状態にその位相
関係を選んだのは、転送クロツクの立上り及び立
下り時に生ずるパルス性ノイズ（第６図Ｅ，Ｆ）
によつて生ずる不要電荷が信号電荷に混入しない
ようにするためである。
ーは50％以上選ばれ、かつ一方の転送クロツクの
エツジが夫々他方の転送クロツクのハイレベルの
区間に当るようなオーバーラツプ状態にその位相
関係を選んだのは、転送クロツクの立上り及び立
下り時に生ずるパルス性ノイズ（第６図Ｅ，Ｆ）
によつて生ずる不要電荷が信号電荷に混入しない
ようにするためである。
さて、このように端子２２，２３を夫々設けて
所定レベルのパルスIG1及びクロツクφ1Fを供給し
た場合、信号入力段におけるゲート電圧VGはい
ずれも第４図の領域に対応することになるか
ら、入力信号のDCオフセツトを従来と同じく４
〜6Vに選定することによつて、信号入力段にお
ける入出力特性は第４図の領域に示すような線
形特性となる。このによつて、信号転送部３の低
電圧駆動を実現できると共に、信号入力段のリニ
アリテーを改善することができる。
所定レベルのパルスIG1及びクロツクφ1Fを供給し
た場合、信号入力段におけるゲート電圧VGはい
ずれも第４図の領域に対応することになるか
ら、入力信号のDCオフセツトを従来と同じく４
〜6Vに選定することによつて、信号入力段にお
ける入出力特性は第４図の領域に示すような線
形特性となる。このによつて、信号転送部３の低
電圧駆動を実現できると共に、信号入力段のリニ
アリテーを改善することができる。
これらパルスIG1，φ1F及び転送クロツク
φ1′φ2′を使用したときのアナログ入力信号の取り
込み及び転送状態を示すポテンシヤルウエルを第
５図Ｂ〜Ｇに示す。これらのポテンシヤルウエル
は第６図の時点t1〜t6に夫々対応するものであ
る。第５図において斜線図示がアナログ入力信号
に対応した信号電荷である。
φ1′φ2′を使用したときのアナログ入力信号の取り
込み及び転送状態を示すポテンシヤルウエルを第
５図Ｂ〜Ｇに示す。これらのポテンシヤルウエル
は第６図の時点t1〜t6に夫々対応するものであ
る。第５図において斜線図示がアナログ入力信号
に対応した信号電荷である。
応用例
上述の実施例は、この発明をアナログ遅延装置
に適用した例であるが、CCDなどの電荷転送素
子を使用するアナログフイールドメモリ，撮像素
子などにもこの発明を適用することができる。
に適用した例であるが、CCDなどの電荷転送素
子を使用するアナログフイールドメモリ，撮像素
子などにもこの発明を適用することができる。
電荷転送素子はCCDに限られない。
発明の効果
以上説明したようにこの発明によれば、転送ク
ロツクφ1′，φ2′の振幅値を小さくできるので消費
電力を削減できると共に、転送クロツクφ1′，
φ2′の振幅値を小さくしたことに伴なう信号入力
段のリニアリテーの劣化を防止できる。従つて、
この発明はアナログ信号を取扱う信号伝送装置に
適用して極めて好適である。
ロツクφ1′，φ2′の振幅値を小さくできるので消費
電力を削減できると共に、転送クロツクφ1′，
φ2′の振幅値を小さくしたことに伴なう信号入力
段のリニアリテーの劣化を防止できる。従つて、
この発明はアナログ信号を取扱う信号伝送装置に
適用して極めて好適である。
第１図はこの発明の説明に供するアナログ遅延
装置の一例を示す構成図、第２図はその一部の断
面図、第３図は転送クロツクの波形図、第４図は
信号入力段におけるゲート電圧とポテンシヤルウ
エルとの関係を示す曲線図、第５図はこの発明を
アナログ遅延装置に適用した場合の一例を示す第
２図と同様な断面図と各部のポテンシヤルを示す
図、第６図はこの発明の動作説明に供する波形図
である。 １は入力部、２は出力部、３は信号転送部、
４，５は周辺回路、φ1，φ2，φ1′，φ2′は転送クロ
ツクである。
装置の一例を示す構成図、第２図はその一部の断
面図、第３図は転送クロツクの波形図、第４図は
信号入力段におけるゲート電圧とポテンシヤルウ
エルとの関係を示す曲線図、第５図はこの発明を
アナログ遅延装置に適用した場合の一例を示す第
２図と同様な断面図と各部のポテンシヤルを示す
図、第６図はこの発明の動作説明に供する波形図
である。 １は入力部、２は出力部、３は信号転送部、
４，５は周辺回路、φ1，φ2，φ1′，φ2′は転送クロ
ツクである。
Claims (1)
- １ 電荷転送素子を使用したアナログ信号伝送素
子を有する信号伝送装置において、上記アナログ
信号伝送素子の信号入力段に第１及び第２のイン
プツトゲートと、初段の転送電極が設けられ、上
記第１のインプツトゲート及び初段の転送電極に
夫夫供給される信号の振幅値に対し、上記アナロ
グ信号伝送素子の転送電極に供給される２相転送
クロツクの振幅値が小さく選定された信号伝送装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23488483A JPS60125999A (ja) | 1983-12-13 | 1983-12-13 | 信号伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23488483A JPS60125999A (ja) | 1983-12-13 | 1983-12-13 | 信号伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60125999A JPS60125999A (ja) | 1985-07-05 |
| JPH0471280B2 true JPH0471280B2 (ja) | 1992-11-13 |
Family
ID=16977826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23488483A Granted JPS60125999A (ja) | 1983-12-13 | 1983-12-13 | 信号伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60125999A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2626102B1 (fr) * | 1988-01-19 | 1990-05-04 | Thomson Csf | Memoire a transfert de charges et procede de fabrication de cette memoire |
-
1983
- 1983-12-13 JP JP23488483A patent/JPS60125999A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60125999A (ja) | 1985-07-05 |
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