JPH03273775A - Ｃｃｄ撮像装置 - Google Patents
Ｃｃｄ撮像装置Info
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- JPH03273775A JPH03273775A JP2252710A JP25271090A JPH03273775A JP H03273775 A JPH03273775 A JP H03273775A JP 2252710 A JP2252710 A JP 2252710A JP 25271090 A JP25271090 A JP 25271090A JP H03273775 A JPH03273775 A JP H03273775A
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- JP
- Japan
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- imaging device
- delay
- ccd
- inverter
- ccd imaging
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＣＣＤ撮像装置の駆動回路の構成に関する
ものである。
ものである。
従来例の構成を第５図ないし第７図を参照しながら説明
する。
する。
第５図は従来の４相駆動のＣＣＤ撮像装置の概略を示す
断面図、第６図は従来の２相駆動のＣＣＤ撮像装置の概
略を示す断面図、第７図は第５図に示したＣＣＤ撮像装
置を示す平面図である。
断面図、第６図は従来の２相駆動のＣＣＤ撮像装置の概
略を示す断面図、第７図は第５図に示したＣＣＤ撮像装
置を示す平面図である。
第５図及び第６図において、従来のＣＣＤ撮像装置は、
半導体基板ｌと、この半導体基板１上に形成されたシリ
コン酸化膜２と、このシリコン酸化膜２上に形成された
ポリシリコンゲート３とから構成されている。
半導体基板ｌと、この半導体基板１上に形成されたシリ
コン酸化膜２と、このシリコン酸化膜２上に形成された
ポリシリコンゲート３とから構成されている。
また、半導体基板１の図中にはポテンシャル図が描かれ
ており、４は電子に対するポテンシャル線、５は信号電
荷を示している。
ており、４は電子に対するポテンシャル線、５は信号電
荷を示している。
第７図において、３はポリシリコンゲート、６はフォト
ダイオードを示している。
ダイオードを示している。
第５図〜第７図から解るように、フォトダイオード６に
蓄積された電荷をＣＣＤで転送する際に、１個のフォト
ダイオードに対するＣＣＤの転送ゲートの数は４”であ
る。すなわち、２相駆動、４相駆動のＣＣＤを用いて撮
像素子を構成する場合、電荷の転送を行うためには、４
本のゲートが１つの信号電荷に対して必要であり、これ
より少ないと、電荷の混合が起きる。
蓄積された電荷をＣＣＤで転送する際に、１個のフォト
ダイオードに対するＣＣＤの転送ゲートの数は４”であ
る。すなわち、２相駆動、４相駆動のＣＣＤを用いて撮
像素子を構成する場合、電荷の転送を行うためには、４
本のゲートが１つの信号電荷に対して必要であり、これ
より少ないと、電荷の混合が起きる。
また、３相駆動のＣＣＤにおいては、３本のゲートが信
号電荷を転送するのに必要となる。入力クロックの数が
２種類でよいことから２相駆動ＣＣＤが最も一般的に用
いられている。
号電荷を転送するのに必要となる。入力クロックの数が
２種類でよいことから２相駆動ＣＣＤが最も一般的に用
いられている。
撮像素子の要求性能としては多画素化の傾向にあり、画
素数に対するＣＣＤ転送ゲートの数は少ない方が望まし
い。このような観点から新しいＣＣＤの駆動方法が提案
された。（Ａ、 Ｊ、 Ｐ、 Ｔｈｅｕｗｉｓｓｅｎ
ｅｔ ａｌ、 ”ＴＨＥ ＡＣＣＯＲＤＩＯＮ ［ＭＡ
ＧＥＲ： ａｎ Ｕｌｔｒａ Ｈｉｇｈ Ｄｅｎｓｉｔ
ｙ Ｆｒａｍｅ Ｔｒａｎｓｆｅｒ ＣＣＤ’ Ｉ Ｅ
ＤＭ ８４講演番号２．６ 予稿集第４０頁〜第
４３頁）第８図は上記論文に示されたアコーデオン方式
ＣＣＤ装置の構造及びその駆動の様子を示す説明図であ
る。
素数に対するＣＣＤ転送ゲートの数は少ない方が望まし
い。このような観点から新しいＣＣＤの駆動方法が提案
された。（Ａ、 Ｊ、 Ｐ、 Ｔｈｅｕｗｉｓｓｅｎ
ｅｔ ａｌ、 ”ＴＨＥ ＡＣＣＯＲＤＩＯＮ ［ＭＡ
ＧＥＲ： ａｎ Ｕｌｔｒａ Ｈｉｇｈ Ｄｅｎｓｉｔ
ｙ Ｆｒａｍｅ Ｔｒａｎｓｆｅｒ ＣＣＤ’ Ｉ Ｅ
ＤＭ ８４講演番号２．６ 予稿集第４０頁〜第
４３頁）第８図は上記論文に示されたアコーデオン方式
ＣＣＤ装置の構造及びその駆動の様子を示す説明図であ
る。
この図では、各時間ｔ１〜ｔ７でのポテンシャルが示さ
れている。時間ｔ１では、すべてのポテンシャル井戸に
電荷が存在する。すなわち、１個のフォトダイオードで
蓄積された信号電荷に対応するゲートは２電極であり、
フォトダイオードの集積化に関して有利な構造である。
れている。時間ｔ１では、すべてのポテンシャル井戸に
電荷が存在する。すなわち、１個のフォトダイオードで
蓄積された信号電荷に対応するゲートは２電極であり、
フォトダイオードの集積化に関して有利な構造である。
時間ｔ２以降転送が開始されると、電荷は出力側より移
動を始める。
動を始める。
第８図に示した動作を実現するためのクロック入力を第
９図に示す。
９図に示す。
第９図において、時間ｔ、では各電極には交互にハイ（
ｈ ｉｇｈ） 、ロー（１ｏｗ）の電圧がかかっている
が、時間がｔ２、ｔ３、・・・と進むのに対応して、電
極にかかるクロックが出力側より反転を始めている。各
電極に接続されているシフトレジスタは、第１０図に示
すような回路、すなわちＣＭＯＳインバータとＮチャネ
ルトランジスタで構成されている。
ｈ ｉｇｈ） 、ロー（１ｏｗ）の電圧がかかっている
が、時間がｔ２、ｔ３、・・・と進むのに対応して、電
極にかかるクロックが出力側より反転を始めている。各
電極に接続されているシフトレジスタは、第１０図に示
すような回路、すなわちＣＭＯＳインバータとＮチャネ
ルトランジスタで構成されている。
第１Ｏ図の回路を実際に使用されているように接続した
回路図が第１１図（ａ）である。
回路図が第１１図（ａ）である。
第１１図において、φ１Ｎで示される入力クロックが変
化しない定常的な状態では、入力クロックφ、以降の電
極の電位はハイ（Ｈ）、ロー（Ｌ）規則的に交互に並ん
でいるが、入力クロックφ１ＮがＬ＋Ｈ又はＨ＋Ｌと変
化すると、その変化は２つの駆動クロックφ□、φ、に
同期してクロックφ１以降の電極の電位変化として伝搬
していく。
化しない定常的な状態では、入力クロックφ、以降の電
極の電位はハイ（Ｈ）、ロー（Ｌ）規則的に交互に並ん
でいるが、入力クロックφ１ＮがＬ＋Ｈ又はＨ＋Ｌと変
化すると、その変化は２つの駆動クロックφ□、φ、に
同期してクロックφ１以降の電極の電位変化として伝搬
していく。
このようなりロック入力を与えることで、第８図に示し
たようなポテンシャル分布は実現できる。
たようなポテンシャル分布は実現できる。
第１１図においては、電位変化の伝搬をわかりやすくす
るために、電位が変化したクロックをマル（○）印で囲
んでいる。
るために、電位が変化したクロックをマル（○）印で囲
んでいる。
従来のＣＣＤ撮像装置は以上のように構成されており、
シフトレジスタ駆動用のクロックφいφ８及び各電極ゲ
ートに対応したスイッチングトランジスタ並びにインバ
ータを必要とし、回路構成が複雑であるという問題点が
あった。
シフトレジスタ駆動用のクロックφいφ８及び各電極ゲ
ートに対応したスイッチングトランジスタ並びにインバ
ータを必要とし、回路構成が複雑であるという問題点が
あった。
この発明は上記のような問題点を解決するためになされ
たもので、回路構成を簡略化することができるＣＣＤ撮
像装置を得ることを目的とする。
たもので、回路構成を簡略化することができるＣＣＤ撮
像装置を得ることを目的とする。
この発明に係るＣＣＤ撮像装置は、複数のインバータ回
路を直列接続するとともに、電荷転送素子の各ゲート電
極に上記インバータ回路の各段出力端子を接続した遅延
手段を設けたものである。
路を直列接続するとともに、電荷転送素子の各ゲート電
極に上記インバータ回路の各段出力端子を接続した遅延
手段を設けたものである。
この発明においては、複数のインバータ回路を直列接続
するとともに、電荷転送素子の各ゲート電極に上記イン
バータ回路の各段出力端子を接続した遅延手段を設け、
インバータ回路の入力信号に対する出力信号の遅延時間
を用いて、この遅延時間内に一段の電荷転送が完了する
ようにしたので、簡単な構成て隣合ったポテンシャル井
戸内の電荷が混合することなく全段の転送を行なうこと
ができる。
するとともに、電荷転送素子の各ゲート電極に上記イン
バータ回路の各段出力端子を接続した遅延手段を設け、
インバータ回路の入力信号に対する出力信号の遅延時間
を用いて、この遅延時間内に一段の電荷転送が完了する
ようにしたので、簡単な構成て隣合ったポテンシャル井
戸内の電荷が混合することなく全段の転送を行なうこと
ができる。
以下、本発明の一実施例を第１図ないし第４図を参照し
ながら説明する。
ながら説明する。
第１図（ａ）はこの発明の一実施例によるＣＣＤ撮像装
置の構成図、図（ｂ）はその動作波形図であり、この装
置の構成を第１２図を用いて詳細に説明すると、図にお
いて１０１はフォトダイオード、１０２はトランスファ
ゲート、１０３はＣＣＤ、１０４はリセットゲート、１
０５はフローティングディフージョン増幅器（ＦＤＡ）
、１０６は最終ゲート、１０７はＣＭＯＳインバータ、
ｖｄｄは電源電圧入力、Ｖ ｏ ｕ ｌは信号出力、Ｖ
ｔ ａはＦＤＡ駆動トランジスタゲート入力、Ｖ ｔ
ｔは接地入力、■、はりセット電位、φ、はりセット
入力、φ３．．は入力クロック、Ｖ ｌ Ｋはトランス
ファーゲート入力である。
置の構成図、図（ｂ）はその動作波形図であり、この装
置の構成を第１２図を用いて詳細に説明すると、図にお
いて１０１はフォトダイオード、１０２はトランスファ
ゲート、１０３はＣＣＤ、１０４はリセットゲート、１
０５はフローティングディフージョン増幅器（ＦＤＡ）
、１０６は最終ゲート、１０７はＣＭＯＳインバータ、
ｖｄｄは電源電圧入力、Ｖ ｏ ｕ ｌは信号出力、Ｖ
ｔ ａはＦＤＡ駆動トランジスタゲート入力、Ｖ ｔ
ｔは接地入力、■、はりセット電位、φ、はりセット
入力、φ３．．は入力クロック、Ｖ ｌ Ｋはトランス
ファーゲート入力である。
また第２図はこの発明の一実施例にょるＣＣＤ撮像装置
を構成するインバータの模式図及びその遅延動作を示す
波形図、第３図及び第４図はこの発明に用いられるイン
バータの回路例を示す図てあり、第３図は、Ｐチャネル
トランジスタ８とＮチャネルトランジスタ９とから構成
される無比串形ＣＭＯＳインバータを示し、また第４図
（ａ）はデプレション型Ｎ （Ｐ）チャネルトランジス
タ１゜とエンハンスメント型Ｎ （Ｐ）チャネルトラン
ジスタ１１とから構成される比率形Ｎ （Ｐ）ＭＯＳイ
ンバータが、また（ｂ）はエンハンスメント型Ｎチャネ
ルトランジスタ１２とエンハンスメント型Ｎチャネルト
ランジスタ１３とから構成される比率型Ｎ （Ｐ）ＭＯ
Ｓインバータが示されている。
を構成するインバータの模式図及びその遅延動作を示す
波形図、第３図及び第４図はこの発明に用いられるイン
バータの回路例を示す図てあり、第３図は、Ｐチャネル
トランジスタ８とＮチャネルトランジスタ９とから構成
される無比串形ＣＭＯＳインバータを示し、また第４図
（ａ）はデプレション型Ｎ （Ｐ）チャネルトランジス
タ１゜とエンハンスメント型Ｎ （Ｐ）チャネルトラン
ジスタ１１とから構成される比率形Ｎ （Ｐ）ＭＯＳイ
ンバータが、また（ｂ）はエンハンスメント型Ｎチャネ
ルトランジスタ１２とエンハンスメント型Ｎチャネルト
ランジスタ１３とから構成される比率型Ｎ （Ｐ）ＭＯ
Ｓインバータが示されている。
なお図中、第５図ないし第１１図と同一符号は同一また
は相当部分を示し、７はインバータを示す。
は相当部分を示し、７はインバータを示す。
通常、インバータ７の入出力特性はステップ入力に対す
る時間遅延が出力に存在する。すなわち第２図に示すよ
うに、時間遅延をｊ ｄｌ＋ ｔｄ２と表すと、この
時間遅延ｊ ｄ＋＋ ’ｔ ｄ２はＭＯＳ）ランジスタ
のスイッチング時の負荷容量の充放電特性でほぼ表現で
きる。例えば、第４図（ａ）に示したデプレション型Ｍ
Ｏ３）ランジスタを用いた比率形インバータの場合、上
記時間遅延ｔｄｌｒ ｔｄ２の近似式として次の式が
得られている。
る時間遅延が出力に存在する。すなわち第２図に示すよ
うに、時間遅延をｊ ｄｌ＋ ｔｄ２と表すと、この
時間遅延ｊ ｄ＋＋ ’ｔ ｄ２はＭＯＳ）ランジスタ
のスイッチング時の負荷容量の充放電特性でほぼ表現で
きる。例えば、第４図（ａ）に示したデプレション型Ｍ
Ｏ３）ランジスタを用いた比率形インバータの場合、上
記時間遅延ｔｄｌｒ ｔｄ２の近似式として次の式が
得られている。
ｔ ｄｌ＃ ４ ＣＬ ／βｏ Ｖｏｏ ”’
（１）ｔ ＝２＃４ ＣＬ ／βＬＶＤＤ ’・・
（２）（文献：Ｊ、メーバー他著、菅野卓雄他訳ｒＭ
。
（１）ｔ ＝２＃４ ＣＬ ／βＬＶＤＤ ’・・
（２）（文献：Ｊ、メーバー他著、菅野卓雄他訳ｒＭ
。
ＳＬＳ Ｉ設計入門」産業図書、１９８４年、第５８頁
〜第６５頁） ただし、ＣＬは出力端子（ＯＵＴ、）と接地電位との間
で形成される容量、β０はエンハンスメント型Ｎ （Ｐ
）チャネルトランジスタ１１の利得係数、β、はデプレ
ション型Ｎ （Ｐ）チャネルトランジスタＩＯの利得係
数である。
〜第６５頁） ただし、ＣＬは出力端子（ＯＵＴ、）と接地電位との間
で形成される容量、β０はエンハンスメント型Ｎ （Ｐ
）チャネルトランジスタ１１の利得係数、β、はデプレ
ション型Ｎ （Ｐ）チャネルトランジスタＩＯの利得係
数である。
上記各利得係数βゎ、β５はトランジスタのチャネルの
形状に依存し、チャネル長をＬ１チャネル幅をＷとする
と、それぞれ次式で表される。（なお、利得係数βの。
形状に依存し、チャネル長をＬ１チャネル幅をＷとする
と、それぞれ次式で表される。（なお、利得係数βの。
、ＬはそれぞれＤｒｉｖｅ用トランジスタ、Ｌｏａｄ用
ｌ・ランジスタを意味している。）β０二μＮＣｏ （
Ｗｔ、／ＬＤ） ・ （３）β、−μＮｃｏ （ＷＬ
／ＬＬ） ・・・ （４）μ、及びＣ８はそれぞれ、電
子の反転層における移動度及びゲート絶縁膜の容量であ
る。また、ＷＤＩＷＬ及びり、、Ｌｏはｌ・ランジスタ
１１，１０のチャネル幅及びチャネル長である。
ｌ・ランジスタを意味している。）β０二μＮＣｏ （
Ｗｔ、／ＬＤ） ・ （３）β、−μＮｃｏ （ＷＬ
／ＬＬ） ・・・ （４）μ、及びＣ８はそれぞれ、電
子の反転層における移動度及びゲート絶縁膜の容量であ
る。また、ＷＤＩＷＬ及びり、、Ｌｏはｌ・ランジスタ
１１，１０のチャネル幅及びチャネル長である。
代表的な数値を代入して時間遅延ｉ ｄｌ＋ ｉ ｄ
２を計算すると次のようになる。
２を計算すると次のようになる。
μｈ ＝ ８ Ｘ １０−２ｍ２Ｖ−’Ｓ−’Ｃｏ ＝
８．’５Ｘ１０−’Ｆｍ−２ ＣＩ ＝０．１Ｘ１０−１２Ｆ ■Ｄゎ＝５Ｖ ＷＤ ／Ｌ Ｄ ”” １ 、 ＷＬ ／Ｌ Ｌ ”
１のとき、ｔａ＋＝２．９ （ｎｓ）＋ ｔｔ２”２
．９ （ｎＳ） 。
８．’５Ｘ１０−’Ｆｍ−２ ＣＩ ＝０．１Ｘ１０−１２Ｆ ■Ｄゎ＝５Ｖ ＷＤ ／Ｌ Ｄ ”” １ 、 ＷＬ ／Ｌ Ｌ ”
１のとき、ｔａ＋＝２．９ （ｎｓ）＋ ｔｔ２”２
．９ （ｎＳ） 。
Ｗｏ ／ＬＤ ＝１１５．ＷＬ ／ＬＬ ＝１１５のと
き、ｔａ＋−１４（ｎ ｓ） 、 ｔａ２＝ １４
（ｎ ｓ）となる。
き、ｔａ＋−１４（ｎ ｓ） 、 ｔａ２＝ １４
（ｎ ｓ）となる。
以上のように、インバータに用いるトランジスタのチャ
ネルの形状で時間遅延ｊ ＋ｌＩ＋ ｊ ｄ２を制御
０ することができる。そしてこの時間遅延ｔａｇ、 ｔ
、２の値が、−段重たりの電荷の転送に要する時間より
も長いことが本発明による素子の動作に必要な条件であ
る。
ネルの形状で時間遅延ｊ ＋ｌＩ＋ ｊ ｄ２を制御
０ することができる。そしてこの時間遅延ｔａｇ、 ｔ
、２の値が、−段重たりの電荷の転送に要する時間より
も長いことが本発明による素子の動作に必要な条件であ
る。
次に、電荷の転送に要する時間について説明する。
電荷転送を行うＣＣＤとして最も広く用いられているの
はＢＣＣＤ （Ｂｕｒｉｅｄ Ｃｈａｎｎｅｌ ＣＣ
Ｄ。
はＢＣＣＤ （Ｂｕｒｉｅｄ Ｃｈａｎｎｅｌ ＣＣ
Ｄ。
埋め込みチャネルＣ０Ｄ）である。ＢＣＣＤではフリン
ジング電界による転送が重要である。文献（塚本哲男著
ｒｃｃＤの基礎」オーム社、エレクトロニクス文庫、第
８１頁）によると、フリンジング電界による転送である
ゲートの下の電荷か減衰していく時定数τ、は次式で表
される。
ジング電界による転送が重要である。文献（塚本哲男著
ｒｃｃＤの基礎」オーム社、エレクトロニクス文庫、第
８１頁）によると、フリンジング電界による転送である
ゲートの下の電荷か減衰していく時定数τ、は次式で表
される。
ｒ ｔ ＝Ｌ３／ ３．２ μＶｄ
ここで、Ｌは転送ゲート長、μは電子移動度、■はクロ
ック電圧、ｄは酸化膜の厚さである。
ック電圧、ｄは酸化膜の厚さである。
例えば、Ｌ−７〔μｍ〕
μ＝４００ （ｃｎｒ／ｖ −ｓ ｅ ｃ）Ｖ＝１０（
Ｖ） ｄ＝１０００ （入〕 を上式に代入すると、τｔ ＝２．７ （ｎｓ）となる
。この値は、先に計算したｊ ｄｌ＋ ｊ ｄ２の計
算の結果の約１１５であり、この比（τ＋／１．＋（１
，２））を更に大きくとることはトランジスタ、ＣＣＤ
の形状の最適化により十分可能である。
Ｖ） ｄ＝１０００ （入〕 を上式に代入すると、τｔ ＝２．７ （ｎｓ）となる
。この値は、先に計算したｊ ｄｌ＋ ｊ ｄ２の計
算の結果の約１１５であり、この比（τ＋／１．＋（１
，２））を更に大きくとることはトランジスタ、ＣＣＤ
の形状の最適化により十分可能である。
次に動作について説明する。
以上の計算結果より本発明の実施例によるＣＣＤ撮像装
置が良好に動作することは明らかである。
置が良好に動作することは明らかである。
すなわち第１図に示されるように、電荷転送を開始する
前の時間ｔ０では、各転送ゲートには低レベルと高レベ
ルの電位が交互に与えられ、転送されるべき電荷は、ゲ
ート３の１段おきの高レベルの電位にある転送ゲート下
に存在している。
前の時間ｔ０では、各転送ゲートには低レベルと高レベ
ルの電位が交互に与えられ、転送されるべき電荷は、ゲ
ート３の１段おきの高レベルの電位にある転送ゲート下
に存在している。
電荷転送開始時ｔ、には、ＣＯＤレジスタの最も出力側
の低レベル電位にある転送ゲートＡの電位レベルを低レ
ベルから高レベルに切り換えると、上記転送ゲートＡに
隣接するゲートＢ下に存在する電荷がゲートＡ下に移動
し始め、続いてインバータ７の回路定数で決定される所
定の遅延時間ｔ１ ２ ６、の後、ゲートＢの電位レベルが高レベルから低レベ
ルに切換えられると、それに伴い当初ゲートＢ下に存在
していた電荷の隣接するゲートＡ下への移動が完了する
。そして次の遅延時間ｔ、ｔ２を上記動作が繰り返し行
われる。
の低レベル電位にある転送ゲートＡの電位レベルを低レ
ベルから高レベルに切り換えると、上記転送ゲートＡに
隣接するゲートＢ下に存在する電荷がゲートＡ下に移動
し始め、続いてインバータ７の回路定数で決定される所
定の遅延時間ｔ１ ２ ６、の後、ゲートＢの電位レベルが高レベルから低レベ
ルに切換えられると、それに伴い当初ゲートＢ下に存在
していた電荷の隣接するゲートＡ下への移動が完了する
。そして次の遅延時間ｔ、ｔ２を上記動作が繰り返し行
われる。
以上のように所定の遅延時間をもってインバータ列を伝
搬する電位レベルを切り換えることで、ＣＣＤ出力側よ
り隣接するゲート下へ電荷が順次転送されていくことと
なる。
搬する電位レベルを切り換えることで、ＣＣＤ出力側よ
り隣接するゲート下へ電荷が順次転送されていくことと
なる。
以上のように本実施例によれば、トランジスタ。
ＣＣＤの構造の最適化によって遅延時間を長くしたイン
バータ７を、ＣＣＤの段数以上の偶数段直列に接続する
とともに、それぞれのインバータの出力をＣＣＤの各電
極に接続するように構成したので、転送用のクロックは
インバータ列をトリガする１種のクロックだけでよく、
またスイッチング用トランジスタも不要となり、従って
回路が簡略化され、高密度画素のＣＣＤ撮像装置を実現
することができる。
バータ７を、ＣＣＤの段数以上の偶数段直列に接続する
とともに、それぞれのインバータの出力をＣＣＤの各電
極に接続するように構成したので、転送用のクロックは
インバータ列をトリガする１種のクロックだけでよく、
またスイッチング用トランジスタも不要となり、従って
回路が簡略化され、高密度画素のＣＣＤ撮像装置を実現
することができる。
なお、上記実施例ではインバータとして第４図（ａ）に
示した比率型インバータを用いて説明したが、同図（ｂ
）に示す比率型インバータや第３図に示した無比率型Ｃ
ＭＯＳインバータ、あるいは第１３図に示すバイポーラ
タイプのインバータを用いても同様の効果を奏すること
かできる。
示した比率型インバータを用いて説明したが、同図（ｂ
）に示す比率型インバータや第３図に示した無比率型Ｃ
ＭＯＳインバータ、あるいは第１３図に示すバイポーラ
タイプのインバータを用いても同様の効果を奏すること
かできる。
また上記実施例では埋込み型のＣＣＤ装置について説明
したが、表面チャネル型のＣＣＤにおいても本発明が適
用できることは言うまでもない。
したが、表面チャネル型のＣＣＤにおいても本発明が適
用できることは言うまでもない。
この発明に係るＣＣＤ撮像装置によれば、複数のインバ
ータ回路を直列接続し、電荷転送素子の各ゲート電極に
上記インバータ回路の各段出力端子を接続した遅延手段
を設け、インバータの遅延時間を一段重たりの電荷の転
送に要する時間よりも長くなるように設定したので、ス
イッチング用トランジスタを廃し、駆動クロックを１つ
とすることができ、その結果、回路構成を簡略化するこ
とができ、高集積化に適したＣＣＤ撮像装置を得ること
ができるという効果がある。
ータ回路を直列接続し、電荷転送素子の各ゲート電極に
上記インバータ回路の各段出力端子を接続した遅延手段
を設け、インバータの遅延時間を一段重たりの電荷の転
送に要する時間よりも長くなるように設定したので、ス
イッチング用トランジスタを廃し、駆動クロックを１つ
とすることができ、その結果、回路構成を簡略化するこ
とができ、高集積化に適したＣＣＤ撮像装置を得ること
ができるという効果がある。
３
４
第１図はこの発明の一実施例によるＣＣＤ撮像素子の構
成図並びにその動作波形図、第２図はこの発明の一実施
例によるＣＣＤ撮像素子に用いられるインバータの構成
図およびその動作波形図、第３図及び第４図はこの発明
の一実施例によるＣＣＤ撮像素子に用いられるインバー
タの各個を示す回路図、第５図は従来の４相駆動のＣＣ
Ｄ撮像装置の概略断面図、第６図は従来の２相駆動のＣ
ＣＤ撮像装置の概略断面図、第７図は第５図に示したＣ
ＣＤ撮像装置を示す平面図、第８図は従来のアコーデオ
ン方式ＣＣＤ撮像装置の構成図及びその駆動の様子を示
す説明図、第９図は第８図に示したＣＣＤの動作を実現
するためのクロック入力を示す図、第１Ｏ図は従来のＣ
ＣＤ撮像装置に用いられるシフトレジスタを示す回路図
、第１１図は従来のＣＣＤ撮像装置の動作を説明するた
めの図、第１２図は第１図に示したＣＣＤ撮像装置の詳
細な構成図、第１３図はこの発明の一実施例によるＣＣ
Ｄ撮像素子に用いられるバイポーラタイプのインバータ
の回路図である。 １・・・半導体基板、２・・・シリコン酸化膜、３・・
・ポリシリコンゲート、６（１０１）・・・フォトダイ
オド、７（１０７）・・・インバータである。 なお、図中、同一符号は同−又は相当部分を示す。
成図並びにその動作波形図、第２図はこの発明の一実施
例によるＣＣＤ撮像素子に用いられるインバータの構成
図およびその動作波形図、第３図及び第４図はこの発明
の一実施例によるＣＣＤ撮像素子に用いられるインバー
タの各個を示す回路図、第５図は従来の４相駆動のＣＣ
Ｄ撮像装置の概略断面図、第６図は従来の２相駆動のＣ
ＣＤ撮像装置の概略断面図、第７図は第５図に示したＣ
ＣＤ撮像装置を示す平面図、第８図は従来のアコーデオ
ン方式ＣＣＤ撮像装置の構成図及びその駆動の様子を示
す説明図、第９図は第８図に示したＣＣＤの動作を実現
するためのクロック入力を示す図、第１Ｏ図は従来のＣ
ＣＤ撮像装置に用いられるシフトレジスタを示す回路図
、第１１図は従来のＣＣＤ撮像装置の動作を説明するた
めの図、第１２図は第１図に示したＣＣＤ撮像装置の詳
細な構成図、第１３図はこの発明の一実施例によるＣＣ
Ｄ撮像素子に用いられるバイポーラタイプのインバータ
の回路図である。 １・・・半導体基板、２・・・シリコン酸化膜、３・・
・ポリシリコンゲート、６（１０１）・・・フォトダイ
オド、７（１０７）・・・インバータである。 なお、図中、同一符号は同−又は相当部分を示す。
Claims (3)
- （１）半導体基板上に形成された複数の光電変換部及び
この光電変換部から信号電荷を読出し転送する走査用電
荷転送素子を備えたＣＣＤ撮像装置において、 複数の遅延回路を直列接続してなり、上記電荷転送素子
の各ゲート電極に上記複数の遅延回路の各段出力端子を
接続した遅延手段を備えたことを特徴とするＣＣＤ撮像
装置。 - （２）請求項１記載のＣＣＤ撮像装置において、上記遅
延回路入力が高レベルまたは低レベルで固定されている
時は上記各電荷転送素子には高レベルと低レベルが交互
に印加され、 上記遅延回路入力が高レベルから低レベル、あるいは低
レベルから高レベルに変化した場合には上記遅延回路の
回路定数で決定される所定の遅延時間をもって電荷転送
を行なうことを特徴とするＣＣＤ撮像装置。 - （３）請求項２記載のＣＣＤ撮像装置において、上記遅
延手段の遅延時間を１段あたりの電荷転送に要する時間
よりも長くしたことを特徴とするＣＣＤ撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/649,961 US5258846A (en) | 1990-02-05 | 1991-02-04 | CCD imager including serially connected inverter circuits connected in parallel to charge transfer elements |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2443690 | 1990-02-05 | ||
| JP2-24436 | 1990-02-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03273775A true JPH03273775A (ja) | 1991-12-04 |
Family
ID=12138102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2252710A Pending JPH03273775A (ja) | 1990-02-05 | 1990-09-20 | Ｃｃｄ撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03273775A (ja) |
-
1990
- 1990-09-20 JP JP2252710A patent/JPH03273775A/ja active Pending
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