JPH0472890A - ロジカルくし形フィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ロジカルくし形フィルタに関し、特にテレビ
ジョン等の映像機器における主として輝度信号とクロマ
信号を分離するためのロジカルくし形フィルタに関する
。

〔従来の技術〕

一般に、この種のロジカルくし形フィルタは、−例を第
４図に示すように最大値回路および最小値回路を用いて
構成されている。

第４図を参照すると、ます、入力信号ａか通過する直列
接続された２つの遅延回路１１．１２がある。次に、遅
延回路］］の入力側および出力側にそれぞれ接続された
最大値回路２１および最小値回路３１と、遅延回路１２
の入力側および出力側にそれぞれ接続された最大値回路
２２および最小値回路３２とがある。さらに、前記２つ
の最大値回路２１．２２の出力側に接続された最小値回
路３３と、前記２つの最小値回路３１．３２の出力側に
接続された最大値回路２３とがあり、最小値回路３３と
最大値回路２３の出力を加算し出力信号１）を出力する
加算回路４１から構成されている。

ここで、最大値回路とは、２つの入力信号のうちレベル
の大きい方を出力するものてあり、最小値回路とは、２
つの入力信号のうちレベルの小さい方を出力するもので
ある。

以上の構成で、遅延回路］、］、、１．２の遅延時間を
映像信号の１走査期間と等しくすることにより、ロジカ
ルくし形フィルタを実現できる。

第３図の構成において、入力信号ａとして複合映像信号
を入力することにより、出力信号すとして輝度信号が得
られる。

また、遅延回路］１の出力信号極性を反転して最大値回
路２１および最小値回路３１に印加することにより、出
力信号すとしてクロマ信号が得られる。

第４図のロジカルくし形フィルタをアナログ回路て構成
する場合は、最大値回路、最小値回路とも１〜ランシス
タ２石程度の簡単な回路で構成できる。

しかし、最近は、性能向上、無調整化、経年変化に対す
る安定性等の要求やティジタル回路技術の進歩により、
ディジタル回路で構成する例が増加している。この場合
、最大値回路、最小値回路というものがないので、ＮＡ
ＮＤ回路やＮＯＲ回路を組合せるか、比較回路とセレク
タを用いて構成され、後者の方が一般的である。

比較回路とセレクタを用いて構成された、従来のロジカ
ルくし形フィルタの一例を第５図に示す。

第５図に示すロジカルくし形フィルタは、複合映像信号
からクロマ信号を分離するためのものである。

第５図を参照すると、従来のロジカルくし形フィルタは
、入力信号ａか通過するバンドパスフィルタ８】と、直
列接続された２つの遅延回路１１、．１．２と、４つの
比較回路５１〜５４と、６つのセレクタ６１〜６６と、
加算回路４］と、インバータ７１．．７２とから構成さ
れていた。

ここで、入力信号ａ、出力信号すとも２進数のティジタ
ル符号である。

遅延回路１．１．．１２は、テレビジョン走査線の１ラ
インブンの走査期間に等しい時間遅延させる機能を有す
るものである。

才す、入力信号ａはバンドパスフィルタ８１−を通過し
、遅延回路］、］、、］、２を順次通過する。

バンドパスフィルタ８１の出力信号、すなわち、入力信
号Ｃは、比較回路５１の＋側とセレクタ６１のＬ″側お
よびセレクタ６２のＨ”側に接続される。

遅延回路］１の出力は、インバータ７１に印加される。

インバータの出力信号、すなわち、主信号ｄは、比較回
路５１の一側、比較回路５２の＋側、セレクタ６１．６
４のＨ”側およびセレクタ６２．６３のＬ″側に接続さ
れる。

遅延回路１２の出力信号、すなわち前信号ｅは、比較回
路５２の一側、セレクタ６３のｂ側およびセレクタ６４
のＬ″側に接続される。

比較回路５１の出力信号はセレクタ６１．６２のセレク
ト制御端子に接続され、また、比較回路５２の出力信号
はセレクタ６３．６４のセレクト制御端子に接続される
。

セレクタ６１の出力信号は、比較回路５４の＋側、およ
び、セレクタ６６の“Ｈ″側に接続され、また、セレク
タ６３の出力信号は、比較回路５４の一側、および、セ
レクタ６６のＬ″側に接続される。

さらに、セレクタ６２の出力信号は、比較回路５３の＋
側、および、セレクタ６５のＬ″側に接続され、また、
セレクタ６４の出力信号は、比較回路５３の一側、およ
び、セレクタ６５のｂセレクタ６５．６６の出力信号は
、加算回路４１に接続され、加算結果はインバータ７２
を通過した後出力信号すとなる。

次に、第５図に示した従来例の動作について説明する。

まず、入力信号ａは、バンドパスフィルタ８１により輝
度信号の高域成分とクロマ信号が抜出される。これは、
ロジカルくし形フィルタの動作を安定させるための予備
処理である。

予備処理後の入力信号Ｃと主信号ｄは、比較回路５１に
よりレベル比較される。この結果、入力信号Ｃの方が大
きければ、比較回路５１の出力はＨ″となり、小さけれ
ばＬ″となる。

比較回路５１の出力信号でセレクタ６１．．６２を制御
する。このとき、セレクタ６１は小さい方の信号を選び
、セレクタ６２は大きい方の信号を選ぶように設定され
ている。これは、第３図における最小値回路３１と最大
値回＆’８２１の機能に相当する。

同様に、比較回路５２とセレクタ６３が、最小値回路３
２の機能に相当し、また、比較回路５２とセレクタ６４
が、最大値回路３２の機能に相当する。

次に、セレクタ６１．６３の出力は、比較回路５４とセ
レクタ６６で構成される最大値回路３３と等価の回路に
入力され、セレクタ６２．６４の出力は、比較回路５３
とセレクタ６５で構成される最小値回路２３と等価の回
路に入力される。

それぞれの比較結果は、加算回路４１で加算される。

加算回路の出力側に挿入されているインバータ７２の機
能は、位相整合と利得補正用である。

また、遅延回路１１の出力側のインバータも位相整合用
である。

〔発明が解決しようとする課題〕

上述した従来のロジカルくし形フィルタは、構成に必要
なトランジスタの個数が多いという欠点があった。

たとえば、ディジタル信号のビット長を、−股部な８ビ
ツトとすると、比較回路６０ゲート、セレクタ２２ゲー
トとなり、加算回路も含め全体で４３２ゲート必要であ
る。これを、ＣＭＯＳゲートにより構成すれば、トラン
ジスタは１ゲート当り４個、すなわち、１７２８個必要
ということになる。

したがって、回路規模が大きくなるため、価格が高くな
るという欠点があった。

〔課題を解決するための手段〕

本発明のロジカルくし形フィルタは、複合映像信号を第
１の信号として入力し、前記複合映像信号の１走査期間
遅延させ第２の信号を出力する第１の遅延回路と、 前記第２の信号をさらに前記複合映像信号の１走査期間
遅延させ第３の信号を出力する第２の遅延回路と、 前記第１．第２．第３の信号のレベルを相互比較し、信
号レベルの大きさによって前記第１．第２．第３の信号
の順序付けし、前記順序付は結果の２番目の信号を加算
信号として選択する比較選択手段と、 前記第２の信号と前記加算信号を加算する加算回路を有
するものである。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明の第一の実施例を示す回路図である。

本実施例では、前述の従来例と同様、複合映像信号から
クロマ信号を分離する回路をとりあげる。

第１図を参照すると、本発明のロジカルくし形フィルタ
は、入力信号ａが通過するバンドパスフィルタ８１と、
バンドパスフィルタ８２が挿入されて直列接続された２
つの遅延口ｌ￥８１．１．１２と、３つの比較回路５］
、、５２．５５と、２つのセレクタ６７．６８と、２つ
の排他的論理和回路９１．９２と、加算回路４１と、イ
ンバータ７１７２とから構成されている。

ここで従来例と同様、入力信号ａ、出力信号すとも２進
数のディジタル符号である。

遅延回路１．１．．１．２は、テレビジョン走査線の１
ラインブンの走査期間に等しい時間遅延させる機能を有
するものである。

入力信号ａは、バンドパスフィルタ８１と遅延口＃ｒ１
１に印加される。

バンドパスフィルタ８１の出力信号、すなわち、入力信
号Ｃは、比較回路５１．５５の＋側およびセレクタ６７
の″トＩ″側に印加される。

遅延回路１１の出力信号は、バンドパスフィルタ８２を
通過して遅延回路１２およびインバータ７１にそれぞれ
印加される。

インバータ７１の出力信号、すなわち、主信号ｄ、比較
回１ｉ１８５１の一側、比較回路５２の＋側、セレクタ
６８のＬ″側および加算回路４１の一方の入力Ｆに印加
される。

遅延回路１２の出力信号、すなわち、前信号ｅは、比較
回路５２．５５の一側およびセレクタ６７のＬ″側に印
加される。

セレクタ６７の出力信号は、セレクタ６８のＨ″側に印
加され、セレクタ６８の出力信号は、加算回路４］の他
方の入力■に印加される。

加算回路４１の出力は、インバータ７２を経由して出力
信号すとなる。

また、比較回路５］、、５５の出力信号は、排他的論理
和回路９１に印加される。

排他的論理和回路９１の出力信号は、セレクタ６７のセ
レクト制御端子に印加される。

同様に、比較回路５１．５２の出力信号は、排他的論理
和回路９２に印加される。

排他的論理和回路９２の出力信号は、セレクタ６８のセ
レクト制御端子に印加される。

ここで、パン１〜パスフィルタ８１．８２が遅延ｒＩＩ
Ｊ路］］の前後に挿入されている理由は、遅延回路１〕
の出力を第１２図では省略されている輝度信号の処理回
路でも使用するためである。

；：りに、本実施例の動作について説明する。

入力信号Ｃ１主信号ｄ、前信号ｅの大小関係により、以
下の３つの場合がある。

まず第１番目は、主信号ｄ〉入力信号Ｃ〉前信号ｅ、ま
たは、前信号ｅ〉入力信号Ｃ〉主信号ｄの場合である。

この場合、比較回路５１の出力信号がＬ″で、比較回路
５５の出力信号がＨ″となるか、または、比較回路５］
の出力信号がＨ″で、比較回路５５の出力信号がＬ″と
なる。

どちらの場合も排他的論理和回路９１の出力信号はＨ″
となり、セレクタ６７の出力には、Ｈ″側、すなわち、
入力信号Ｃが出力される。

また、比較回路５１．５２の出力信号も、それぞれＬ″
、″Ｈ″または、Ｈ”　、　Ｌ″となり、したがって、
排他的論理和回路９２の出力信号はＨ″となる。

この結果、セレクタ６８の出力信号は、セレクタ６７の
出力信号、すなわち、入力信号Ｃとなる。結局、加算回
路４１では、入力信号Ｃと、主信号ｄが加算される。

第２番目は、主信号ｄ〉前信号ｅ〉入力信号Ｃ１または
、入力信号Ｃ〉前信号ｅ〉主信号ｄの場合である。

この場合、比較回路５１．５５の出力信号は、どちらも
Ｌ″か、どちらもＨ″となり、したがって、排他的論理
和回路９１の出力信号は、Ｌ″となる。

排他的論理和回路９２の出力信号は１番目の場合と同様
″Ｈ”となる。

その結果、セレクタ６８の出力信号は、セレクタ６７の
Ｌ″側、すなわち、前信号ｅとなる。

結局、加算回路４１では、前信号ｅと、主信号ｄが加算
される。

第３番目は、入力信号Ｃ〉主信号ｄ〉前信号ｅ、または
、前信号ｅ〉主信号ｄ〉入力信号Ｃの場合である。

この場合、比較回路５１．５２の出力信号は、どちらも
Ｈ″か、どちらもＬ″となり、したがって、排他的論理
和回路９２の出力信号は、Ｌ　″となる。

その結果、セレクタ６８の出力信号はＬ″側、すなわち
、主信号ｄとなる。結局、加算回路４１の両方の入力と
も主信号ｄとなる。

第３図は、以上説明した本実施例の動作を、前述の従来
例の動作と対比したものである。

第３図を参照すると、本実施例の比較回路５１．５２．
５５の各出力信号の論理値と、入力信号Ｃ１主信号ｄ、
前信号ｅの大小パターン、および、第５図に示す従来例
の加算回路４１の入力信号を示している。

従来例の加算回路４１の入力信号のうち、５４→６６の
欄には、第４図の最小値回路３３と等価である第５図の
比較回路５４とセレクタ６６からなる回路の出力信号を
示す。

また、５３→６５の柵には、第４図の最大値回路２３と
等価である第５図の比較回路５３とセレクタ６５からな
る回路の出力信号を示す。

加算回路４１の入力信号に注目すると、どのパターンの
場合も、どちらか一方の入力信号が主信号ｄとなってい
る。

したがって、本実施例のように、加算回路４１の一方の
入力Ｆの入力信号を主信号ｄに固定しても、第５図の従
来例と等価の動作をすることになる。

また、加算回路４１の他方の入力■は、入力信号Ｃ７主
信号ｄ、前信号ｅのうちから信号の大小パターンにより
選択すればよいことになる。

次に、本発明の第二の実施例について説明する。

第２図は、本発明の第二の実施例を示す回路図である。

以下、説明が重複しないよう第一の実施例との相違点に
ついて重点的に説明する。

まず、バンドパスフィルタ８１の出力側に遅延回路１３
が、インバータ７１の出力側に遅延回路１４が、遅延回
路１２の出力側に遅延回路１５がそれぞれ挿入される。

さらに、遅延回路１４の出力側に、遅延回路１６が接続
される。

遅延回路１６の出力信号と、インバータ７１の出力信号
は、加算回路４２で加算され、インバータ７３を経て、
セレクタ６８のＬ″側に印加される。

新たに追加された遅延回路１３，１４，１５゜１６は、
いずれもクロマ信号の位相を１８０度遅延させるための
もので、ＮＴＳＣ信号の場合、遅延時間は約１４０ｎｓ
となる。

次に、本実施例の動作について説明する。

本実施例が、第１図の第一の実施例と動作が異なるとこ
ろは、セレクタ６８の出力がＬ″側になる場合である。

この場合、第１図の回路では主信号ｄを選択していたが
、本実施例では主信号ｄの位相を１８０度進めた信号と
１８０度遅れた信号の平均値を選択する。この平均値と
主信号ｄを加算回路４１にて加算することは、バンドパ
スフィルタ処理と等価の動作となる。

遅延回路１１の出力側のバンドパスフィルタ８２は、入
力信号ａから輝度信号の低域成分を除去することが目的
であり、したがって、主信号ｄには、輝度信号の高域成
分は除去されずに含まれたままである。

セレクタ６８がＬ″側の場合、第１図の回路では主信号
ｄがそのまま出力信号ｌ）となるので、出力信号に輝度
成分が含まれてしまう。

本実施例の場合は、セレクタ６８がＬ″側の場合に、バ
ンドパスフィルタが付加される構成となるので、出力信
号に漏洩する輝度信号成分を抑圧できる。

以」−１本発明の詳細な説明したが、本発明は上記実施
例に限られることなく種々の変形が可能である。

〔発明の効果〕

以上説明したように本発明によれは、加算回路の一方の
入力信号を第２の信号に固定することにより、従来より
も少ないトランジスタ数で従来と同等の特性の回路を構
成てきるという効果がある。

たとえば、ディジタル信号のピッｌ−長を一般的な８ビ
ツトとし、論理回路の］−グー１〜当り４個のトランジ
スタとすると、前述の実施例によれば、比較回路１つと
セレクタ４つを削減でき、計１４２ケート、ずなわち、
５６８個の１ヘランシスタか削減てきるという効果があ
る。

しなかって、従来のロジカルくし形フィルタに比し価格
を低下できるという効果がある。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示す回路図、第２図は
本発明の第二の実施例を示す回路図、第３図は第１図で
示した回路の動作を第５図に示す従来のロジカルくし形
フィルタの動作と対比して説明するための図、第４図は
一般的なロジカルくし形フィルタの構成を示すフロック
図、第５図は従来のロジカルくし形フィルタの一例を示
す回路図である。 １１〜１６・・・遅延回路、２］〜２３・・・最大値回
路、３１〜３３・・・最小値回路、４］、、４２・・・
加算回路、５１〜５５・・・比較回路、６１〜６８・・
セレクタ、７１〜７３・・・インバータ、８１．．８２
・・・バンドパスフィルタ、９］、、９２・・排他的論
理和回路。 ２］

Claims (1)

1. 【特許請求の範囲】 １、複合映像信号を第１の信号として入力し、前記複合
   映像信号の１走査期間遅延させ第２の信号を出力する第
   １の遅延回路と、 前記第２の信号をさらに前記複合映像信号の１走査期間
   遅延させ第３の信号を出力する第２の遅延回路と、 前記第１、第２、第３の信号のレベルを相互比較し、信
   号レベルの大きさによって前記第１、第２、第３の信号
   の順序付けし、前記順序付け結果の２番目の信号を加算
   信号として選択する比較選択手段と、 前記第２の信号と前記加算信号を加算する加算回路を有
   することを特徴とするロジカルくし形フィルタ。 ２、前記比較選択手段は前記第１の信号と前記第２の信
   号を比較する第１の比較回路と、前記第２の信号と前記
   第３の信号を比較する第２の比較回路と、 前記第１の信号と前記第３の信号を比較する第３の比較
   回路と、 前記第１の比較回路と前記第３の比較回路の排他的論理
   和により制御される第１のセレクタと、前記第１の比較
   回路と前記第２の比較回路の排他的論理和により制御さ
   れる第２のセレクタを有することを特徴とする請求項１
   記載のロジカルくし形フィルタ。 ３、前記第１の信号をテレビジョンのクロマ信号の位相
   の１８０度相当分遅延させ第１の比較信号とする第３の
   遅延回路と、 前記第２の信号を前記テレビジョンのクロマ信号の位相
   の１８０度相当分遅延させ第２の比較信号とする第４の
   遅延回路と、 前記第３の信号を前記テレビジョンのクロマ信号の位相
   の１８０度相当分遅延させ第３の比較信号とする第５の
   遅延回路と、 前記第２の比較信号をさらに前記テレビジョンのクロマ
   信号の位相の１８０度相当分遅延させ第２の加算信号を
   出力する第６の遅延回路と、前記第２の信号と前記第２
   の加算信号とを加算して前記比較選択手段に前記第２の
   信号に替えて印加する平均化第２の信号を出力する第２
   の加算回路を有することを特徴とする請求項１記載のロ
   ジカルくし形フィルタ。