JPH0473680A - 表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、表示制御装置に関し、詳しくは、例えば強誘
電性液晶を表示更新のための動作媒体として用い電界の
印加等によって更新された表示状態を保持可能な表示素
子を具えた表示装置のための表示制御装置に関する。

［従来の技術］ 一般に、情報処理システムなどには、情報の視覚的表現
機能を果す情報表示手段として表示装置が用いられてお
り、このような表示装置としてはＣＲ７表示装置が広く
知られている。

ＣＲ７表示装置における表示制御では、ＣＲＴ側が有す
る表示データバッファとしてのビデオメモリに対するシ
ステム側ＣＰＵの書込み動作と、ＣＲＴ側が有する例え
ばＣＲＴコントローラによるビデオメモリからの表示デ
ータの読出し９表示の動作がそれぞれ独立して実行され
る。

上述したようなＣＲＴの表示制御の場合、表示情報を変
更するなどのためのビデオメモリに対する表示データの
書き込みと、そのビデオメモリから表示データを読み出
して表示する動作が独立しているため、情報処理システ
ム側のプログラムでは表示タイミング等を一切考慮する
必要がなく、任意のタイミングで所望の表示データを書
き込むことができるという利点を有している。

ところが一方で、ＣＲＴは特に表示画面の厚み方向の長
さをある程度必要とするため全体としてその容積が大き
くなり、表示装置全体の小型化を図り難い。また、これ
により、このようなＣＲＴを表示器として用いた情報処
理システムの使用にあたっての自由度、すなわち設置場
所、携帯性等の自由度が損われる。

この点を補うものとして液晶表示器（以下、ＬＣＤとい
う）を用いることができる。すなわち、ＬＣＤによれば
、表示装置全体の小型化（特に薄型化）を図ることがで
きる。このよりなＬＣＤの中には、上述した強誘電性液
晶（以下、ＦＬＣＦｅｒｒｏｅｌｅｃｔｒｉｃ　Ｌｉｑ
ｕｉｄ　Ｃｒｙｓｔａｌという）の液晶セルを用いた表
示器（以下、ＦＬＣＤ　：　ＦＬＣデイスプレィという
）があり、その特長の１つは、その液晶セルが電界の印
加に対して表示状態の保存性を有することにある。すな
わち、ＦＬＣＤは、その液晶セルが充分に薄いものであ
り、その中の細長いＦＬＣの分子は、電界の印加力向に
応じて第１の安定状態または第２の安定状態に配向し、
電界を除いてもそれぞれの配向状態を維持する。このよ
うなＦＬＣ分子の双安定性により、ＦＬＣＤは記憶性を
有する。

このようなＦＬＣおよびＦＬＣＤの詳細は、例えば特願
昭６２−７６３５７号に記載されている。

この結果、ＦＬＣＤを駆動する場合には、ＣＲＴや他の
液晶表示器と異なり、表示画面の連続的なリフレッシュ
駆動の周期に時間的な余裕ができ、また、その連続的な
リフレッシュ駆動とは別に、表示画面上の変更に当たる
部分のみの表示状態を更新する部分書き換え駆動が可能
となる。

［発明が解決しようとする課題］ 従って、ＦＬＣＤにおいて、適切かつ時機を得た部分書
換え駆動を行うことができればＦＬＣＤの利点をより一
層増すことになる。

また、情報処理システムの表示装置としてこのよりなＦ
ＬＣＤをＣＲＴと互換性を有して用いることができれば
、システムの柔軟性が増しその価値を高めることができ
る。

以上の観点から、所定の部分書換えを他の表示情報の部
分書換えに優先させて行う表示制御態様を考えることが
できる。これによる表示例としてカーソル移動の表示が
あり、この表示はオペレータによるマウス等の操作に応
じて（感覚上）リアルタイムにその表示状態を変化させ
る必要があるものである。

このような表示をイベントと定義すれば、複数のイベン
ト間の優先順位に応じて当該イベントのための部分書換
えを行う構成が、例えば本願人による特開平２−９３４
９１号に開示されている。しかしながら、この構成の表
示制御ではイベントにかかる部分書換えの際に情報処理
システム側はこの処理であることを識別するための情報
を表示装置側に与える。このため、このような表示装置
を用いた情報処理システムの制御プログラムは、前述の
ＣＲＴを表示装置として用いた情報処理システムの制御
プログラムとは大幅に異なったものとなる。

その結果、ＦＬＣＤとＣＲＴとの互換性を有した情報処
理システムの構成が困難になる。

一方、ＣＲＴとの互換性を有しながら情報処理システム
の表示装置にＰＬ（：Ｄを用いる場合、その構成上本質
的な問題を生じる。すなわち、システム側のＣＰＵは専
ら表示更新にかかる表示データおよびそのアドレスを表
示装置側へ転送して来るのみである。従って、上述のイ
ベントにかかる部分書換えを他の部分書換えとをいかに
判別するかという問題、およびこの判別の結果、イベン
トにかかる部分書換えをいかにして優先的に行うかとい
う問題を生じる。

本発明は上述の問題点に鑑みてなされたものであり、特
定のイベントを容易かつ確実にとらえ、これを他の部分
書換え表示に優先して表示することが可能であり、また
、情報処理システム側のソフトウェアを大幅に変更せず
にＣＲＴとの互換性を有したＦＬ（：Ｄの表示制御装置
を提供することを目的とする。

［課題を解決するための手段］ このために本発明では、表示の変更にかかる表示素子の
みの表示状態を更新することが可能な表示装置の表示制
御装置において、前記変更にかかる表示素子のアドレス
を記憶するアドレス記憶手段と、前記表示素子の各々に
対応して表示データを記憶する表示データ記憶手段と、
前記アドレス記憶手段から出力されるアドレスに基づい
て前記表示データ記憶手段から読出される表示データを
前記表示装置に転送するデータ転送手段と、前記表示装
置の表示に際して当該表示制御装置に転送されるアドレ
スの中から所定のイベントアドレスを検出するイベント
検出手段と、該イベント検出手段が前記イベントアドレ
スを検出したとき、当該検出時点に基づいた所定期間内
に前記アドレス記憶手段に記憶されたアドレスを先に出
力させるアドレスメモリ制御手段と、を具えたことを特
徴とする。

［作　用］ 以上の構成によれば、所定のイベント表示の際に、当該
表示装置のホスト側のＣＰＵが例えばＶＲＡＭ内のワー
ク領域にある上記イベントにかかるフォントデータのア
ドレスをアクセスするとこれが検出され、当該検出後に
アドレス記憶手段に記憶されたアドレスは優先的に出力
されてこのアドレスに基づいた表示がなされる。

（以下余白） ［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は、本発明の一実施例にかかる表示制御装置を具
えたＦＬＣ表示装置を各種文字１画像情報などの表示装
置として用いた情報処理システムのブロック図である。

図において、１１は情報処理システム全体の制御を実行
する（：ＰＵ　、１３はＣＰＵＩＩが実行するプログラ
ムを記憶したり、この実行の際のワーク領域として用い
られるメインメモリ、１４は、ＣＰＵＩＩを介さずにメ
インメモリ１３と本システムを構成する各種機器との間
でデータの転送を行うＤＭＡコントローラ（Ｄｉｒｅｃ
ｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ　Ｃｏｎｔｒｏｌｌｅ
ｒ、以下ＤＭＡＣという）である、、１５はイーサネッ
ト（ＸＥＲＯＸ社による）などのＬＡＮ　（ローカルエ
リアネットワーク）　１６と本システムとの間のＬＡＮ
インタフェース、１７はＲＯＭ、　ＳＲＡＭ、　Ｒ３２
３２Ｃ方式インタフェースなどを有した入出力装置（以
下、Ｉｌｏという）である。ｌ１０１７には、各種外部
機器を接続可能である。１８および１９は外部記憶装置
としてのそれぞれハードディスク装置およびフロッピー
ディスク装置、２０はハードディスク装置１８やフロッ
ピーディスク装置１９と本システムとの間で信号接続を
行うためのディスクインタフェースである。２１は比較
的高解像度の記録を行うことが可能なインクジェットプ
リンタ、レーザービームプリンタ等によって構成するこ
とができるプリンタ、２２はプリンタと本システムとの
間で信号接続を行うためのプリンタインタフェースであ
る。２３は各種文字等のキャラクタ情報、制御情報など
を入力するためのキーボード、２４はポインティングデ
バイスとしてのマウス、２５はキーボード２３およびマ
ウス２４と本システムとの間で信号接続を行うためのキ
ーインタフェースである。２６は、本発明の一実施例に
かかる表示制御装置としてのＦＬＣＤインタフェース２
７によって、その表示が制御されるＦＬＣ表示装置（以
下、ＦＬＣＤともいう）であり、上述の強誘電性液晶を
その表示動作媒体とする表示画面を有する。１２は上記
各機器間を信号接続するためのデータバス、コントロー
ルバス、アドレスバスからなるシステムバスである。

以上説明した各種機器などを接続してなる情報処理シス
テムでは、一般にシステムのユーザーは、ＦＬＣＤ２６
の表示画面に表示される各種情報に対応しながら操作を
行う、すなわち、ＬＡＮ１６，１１０１７に接続される
外部機器、ハードディスク１８．フロッピーディスク１
９．スキャナ２１Ｂ、キーボード２３、マウス２４から
供給される文字２画像情報など、また、メインメモリ１
３に格納されユーザーのシステム操作にかかる操作情報
などがＦＬＣＤ２６の表示画面に表示され、ユーザーは
この表示を見ながら情報の編集、システムに対する指示
操作を行う。ここで、上記各種機器等は、それぞれＦＬ
ＣＤ２６に対して表示情報供給手段を構成する。

第２図はＦＬＣＤインタフェース２７の詳細を示すブロ
ック図である。

図において、３１はアドレスバスドライバ、３２はコン
トロールバスドライバ、３３．４３．４４．４５はデー
タバスドライバであり、それぞれはシステムバス１２の
各バスと接続している。ＣＰＵＩ　１が表示内容書換え
等のためシステム側のビデオＲＡＭ　（以下、ＶＲＡＭ
ともいう）をアクセスする際の絶対アドレスデータは、
アドレスバスドライバ３１を介して第４図にて後述され
るアクセスモニタ回路５０に与えられる。アクセスモニ
タ回路５０に入力した絶対アドレスは、表示のラインア
ドレスに変換され、アクセスモニタ回路５０からのライ
ト信号および第１のスイッチＳ１の切り換えに応じてＦ
ＩＦＯ（Ａ）メモリ３６またはＦＩＦＯ（Ｂ）メモリ３
７に選択的に与えられてこれに格納される。　ＦＩＦＯ
（＾）３６およびＦＩＦＯ（Ｂ）　３７は、書き込んだ
順番にデータが読み出されるＦＩＦＯ（Ｆｉｒｓｔ　Ｉ
ｎ　Ｆｉｒｓｔ　０ｕｔ）メモリであり、これらのＦＩ
ＦＯ（Ａ）　３６およびＦＩＦＯ（Ｂ）３７に書き込ま
れたラインアドレスデータは、第２のスイッチＳ２の切
り換えに応じて選択的に読み出される。アクセスモニタ
回路５０は、所定期間にＣＰＵＩＩがメモリ４１をアク
セスするアドレスデータを判別して異なるアドレスをア
クセスされた場合そのデータをサンプリングカウンタ３
４に出力し、カウンタ３４ではこれを計数する。この計
数値は、同期制御回路３９に与えられ、後述の部分書き
換えとリフレッシュ駆動の割合などを定めるために用い
られることが可能である。

また、絶対アドレスはｃｐｕｉｔがビデオメモリ４１を
アクセスするためにアドレスセレクタ３５にも入力され
る。

これらのＦＩＦＯ（Ａ）３６またはＦＩＦＯ（Ｂ）　３
７から読み出されたアドレスデータと、これと同様にビ
デオメモリ４１をアクセスするためのアドレスデータで
あって後述するアドレスカウンタ３８からのアドレスデ
ータは、第３のスイッチＳ３の切り換えに応じて選択的
にアドレスセレクタ３５の一方の入力部に与えられる。

アドレスカウンタ３８は、ビデオメモリ４１のラインア
ドレスを“１”ずつ歩進し、表示画面全体をリフレッシ
ュ駆動するためのアドレスデータを発生するものであり
、そのアドレスデータの発生タイミングは同期制御回路
３９によって制御される。この同期制御回路３９は、前
記スイッチＳｌ、Ｓ２およびＳ３の切り換え制御信号や
後述するメモリコントローラ４０へのデータトランスフ
ァ要求信号をも発生する。同期制御回路３９による上記
信号発生のタイミングやスイッチＳＬ、Ｓ２およびＳ３
の切換えタイミングの制御は表示画面の１ライン分の表
示駆動を行うごとにＦＬＣＤ２６側が発生する水平同期
信号（Ｈ３ＹＮＣ）に応じてなされる。

ＣＰＵＩＩからのコントロール信号は、コントロールバ
スドライバ３２を介してメモリコントローラ４０に与え
られ、メモリコントローラ４０は、このコントロール信
号に応じてアドレスセレクタ３５および後述するビデオ
メモリ４１を制御する。メモリコントローラ４０は、Ｃ
ＰＵＩＩからビデオメモリ４１のデータ書換え等の際に
出力されるメモリアクセス要求信号と同期制御回路３９
からビデオメモ１Ｊ４１のデータを表示する際に出力さ
れるデータトランスファ要求信号とのアービトレーショ
ンを行い、これに応じてアドレスセレクタ３５の出力を
切換え、アドレスセレクタ３５の入力部に与えられる２
つのアドレスデータの一方を選択してビデオメモリ４１
に与える。

ビデオメモリ４１は表示データを記憶するものであり、
デュアルポートのＤＲＡＭ　（ダイナミックＲＡＭＩで
構成されていて、データバスドライバ３３を介して表示
データの書き込みと読み出しを行う。ビデオメモリ４１
に書き込まれた表示データは、ドライバレシーバ４２を
介して前記ＦＬＣＤ２６に読み出されて表示される。ま
た、ドライバレシーバ４２は、ＦＬＣＤ２６からの同期
信号を前記同期制御回路３９に与える。

また、データバスドライバ４３を介して、後述される部
分書き換えとリフレッシュ駆動との割合などを設定する
ためのデータが同期制御回路３９に与えられる。

ＦＬＣＤ２６のＦＬＣパネルにはその温度を検出するた
めの温度センサ２６ａが設けられており、温度センサ２
６ａの出力信号は、データバスドライバ４４を介してＣ
ＰＵＩＩに転送される。

以上の構成において、ＣＰＵＩＩが表示の変更を行う場
合、所望するデータの書き換えに対応するビデオメモリ
４１のアドレス信号がメモリコントローラ４０に与えら
れ、ここでＣＰＩＩＩＩのメモリアクセス要求信号と同
期制御回路３９からのデータトランスファ要求信号との
アービトレーションが行われる。そして、ＣＰＵアクセ
ス側が権利を得ると、メモリコントローラ４０はアドレ
スセレクタ３５に対し、ビデオメモリ４１へ与えるアド
レスとしてアドレスドライバ３１からのアドレス、すな
わち、現在ＣＰＵＩＩがアクセスしているアドレスを選
択するよう切換えを行う。これと同時にメモリコントロ
ーラ４０からビデオメモリ４１への制御信号が発生され
、データバスドライバ３３を介してデータの読み書き、
すなわちビデオメモリ４１のデータ書換えが行われる。

このとき、ＣＰＵＩＩによってアクセスされるアドレス
データはアクセスモニタ回路５０とスイッチＳ１を介し
てＦＩＦＯ（Ａ）３６またはＦＩＦＯ（Ｂ）３７に記憶
され、後述する表示データの転送の際利用される。この
ようにＣＰＵＩＩから見た表示データのアクセス方法は
前述のＣＲＴの場合と変わらない。

一方、ビデオメモリ４１からデータを読出しこのデータ
なＦＬＣＤ２６へ転送して表示する場合、同期制御回路
３９からメモリコントローラ４０ヘデータトランスフア
要求が発生され、ビデオメモリ４１に対するアドレスと
して、スイッチＳ３の切換えに応じアドレスカウンタ３
８またはＦＩＦＯ側のアドレスが、アドレス変換回路を
介した後アドレスセレクタ３５において選択されるとと
もに、メモリコントローラ４０よりデータトランスファ
用の制御信号が生成されることで、ビデオメモリ４１の
メモリセルからシフトレジスタへ該当アドレスラインの
データが転送され、シリアルボートの制御信号によりド
ライバ４２へ出力される。

同期制御回路３９では、前述したようにＦＬＣＤ２６か
らの水平同期信号Ｈ３ＹＮＣに基づいて本発明の一実施
例に関し画面を全面リフレッシュして行くサイクル、お
よびｃｐｕｔｉによりアクセスされたラインの書換えを
行う部分書換えサイクルを生じさせるタイミングを生成
する。ここで、全面リフレッシュのサイクルとは表示画
面を構成するラインを１ラインづつ順次表示駆動するサ
イクルをいい、これは、後述されるようにアドレスカウ
ンタ３８で順次インクリメントされるアドレスに応じて
アクセスするラインが定まる。また、アクセスラインの
部分書換えサイクルとはそのサイクルの直前の所定時間
内にＣＰＵＩＩからアクセスされたラインを書き換える
ものである。

このように、本例においては、基本的にはＦＬＣデイス
プレィ２６の画面全面をリフレッシュして行く動作と、
表示内容の変更を行うべく　ＣＰＵＩＩによりアクセス
された部分的なラインの書換えを行う動作とを時分割に
交互に行うが、さらにそれら動作の繰返し周期と１周期
内におけるそれら動作の時間的比率とを設定することも
できる。

第３図を参照してリフレッシュの動作とライン書換えの
動作とを時分割に交互に行う本例の基本的動作について
説明する。ここでは、リフレッシュのサイクルを４ライ
ンを単位として、アクセスラインの書換えサイクルを３
ラインを単位として行う場合の例を示す。

第３図において、ＲＥＥ／ＡＣ３は全面リフレッシュの
サイクルとアクセスラインの書換えサイクルとを交互に
生じさせるタイミングであり、“１”のときが全面リフ
レッシュのサイクルで、“Ｏ”のときがアクセスライン
の書換えサイクルであることを示す。また、Ｔ１は全面
リフレッシュのサイクルの時間、Ｔｂはアクセスライン
の書換えサイクルの時間を表わす、この例においては、
Ｔ、：Ｔ、＝４：３としているが、要求されるリフレッ
シュレート等によって最適な値を選ぶことができる。

すなわち、Ｔ、の割合を大きくすればリフレッシュレー
トを上げることができ、Ｔｂの割合を大きくすれば部分
的な変更の応答性を良くすることができる。

ＦＩＦＯ（Ａ）３ＢおよびＦＩＦＯ（Ｂ）３７の状態を
説明するに、スイッチＳ１がＦＩＦＯ（Ａ）３６側に接
続されると（スイッチＳ１の状態Ａ／Ｂ　＝”１″’　
）　、　Ｃ：ＰＵｌｌがアクセスするラインのアドレス
はＦＩＦＯ（Ａ）３６にサンプリングされて記憶される
。一方スイッチＳ１がＦＩＦＯ（Ｂ）３７側に接続され
ると（Ａ／Ｂ＝“０”）、ＣＰＵ１１がアクセスするラ
インアドレスはＰＩＦＯ（Ｂ）３７に記憶される。また
、スイッチＳ２がＦＩＦＯ（Ａ）３６側に接続されると
（スイッチＳ２の状態Ａ／Ｂ　＝“１°’　）、ＦＩＦ
Ｏ（Ａ）３６に記憶されたアドレスが出力され、スイッ
チＳ２がＰＩＦＯ（Ｂ）３７側に接続されると（Ａ／Ｂ
＝“Ｏ”）　、　ＦＩＦＯ（Ｂ）３７に記憶されたアド
レスが出力される。

画面全体の１回のリフレッシュが完了し、ＦＬＣＤ２６
が垂直同期信号ＶＳＹＮＣを出力したり、あるいはアド
レスカウンタ３８にキャリーが生じるとアドレスカウン
タ３８がクリアされ、次の全面リフレッシュのサイクル
で出力されるラインは第０ラインに戻る。アドレスカウ
ンタ３８は、前述したように同期制御回路３９が水平同
期信号Ｈ３ＹＮＣをカウントする毎に発生する同期信号
に応じて”１””２”３”と順次カウントアツプしてい
くが、同期制御回路３９が発生するこの同期信号は、デ
ータバスドライバ４３を介して同期制御回路３９に入力
するパラメータＭ、Ｎに応じて出力される。

すなわち、パラメータＭ、Ｎは一定期間におけるリフレ
ッシュサイクルと部分書換えサイクルの比を定めるもの
であり、このパラメータによって定められるリフレッシ
ュサイクルのライン数だけ同期信号を出力し、部分書換
え時には出力しない。

一方、ＣＰＵＩＩよりラインＬｌ、Ｌ２．Ｌ３のアドレ
スがアクセスされると、このとき、スイッチＳ１がＦＩ
ＦＯ（Ａ）３６に接続されていれば、Ｌｌ、　Ｌ２．　
Ｌ３のアドレスがここに記憶され、その後スイッチＳ２
がＦＩＦＯ（Ａ）３６に接続された時点でＬｌ、Ｌ２．
Ｌ３のアドレスがここから出力され、出力ラインとして
ＬＬ、Ｌ２゜Ｌ３が選ばれる。ここで、スイッチＳ３の
切換え信号は同期制御回路３９からのＲＦＰ／八Ｃ８へ
して与えられ、ＲＦＰ／ＡＣ３が“１”であるラインア
クセスのサイクルでは出力ラインアドレスとしてＦＩＦ
Ｏ（Ａ）　。

ＦＩＦＯ（Ｂ）側からの出力に切換えられる。　ＲＥＦ
／ＡＣＳが“１″となると、スイッチＳ３がアドレスカ
ウンタ３８側に切換えられるとともに、同期制御回路３
９が水平同期信号Ｈ３ＹＮＣに同期して出力する同期信
号に応じてアドレスカウンタ３８は順次カウントアツプ
を開始し、リフレッシュ動作を前サイクルの続きのライ
ンから行う。第３図においては、例えば、Ｌ３のライン
出力後に前サイクルの続きである“４”、“５”、“６
″、“７”のラインが出力されている。以下同様にして
、上述の動作を繰返すが、ＦＩＦＯを２つ用意したのは
、一方でメモリアクセスされたアドレスをサンプリング
し、同時に他方でサンプリングしたアドレスを出力する
ことを矛盾無く、かつ効率よ（実行するためである。す
なわち、アドレスのサンプリング期間は他方のＦＩＦＯ
のアクセスラインの出力開始からリフレッシュサイクル
の終了までであり、リフレッシュサイクルの終了後、直
前のサンプリング期間でサンプリングしたアドレスを出
力するアクセスラインの書換えサイクルに入ると同時に
、他方のＦＩＦＯのアドレスサンプリング期間が開始さ
れることになる。

以上のように、本例の基本的動作ではリフレッシュサイ
クルとライン書換えのサイクルとを交互に繰返し、第３
図ではその繰返し周期を７ラインを１単位としてＴ、：
Ｔゎ＝４＝３として説明したが、本例ではさらに温度等
の環境条件や表示するデータの種類、あるいはさらにＦ
ＬＣＤの表示デバイス素材の違い等に応じて要求される
リフレッシュレート等によってＴ、とＴゎとの比率を変
更することができる。

ところで、上述した部分書換えは表示画面上の変更に当
たる部分のみの表示状態を更新することを可能とするも
のであるが、この部分的な表示状態の更新の中でも、カ
ーソル移動のように優先的に行われるのが望ましいもの
がある。これは、カーソルの移動が、オペレータが操作
するマウス等の移動に応じてリアルタイムに表示される
必要があるためであり、これに対して、例えばキーボー
ドからの入力文字の表示等は必ずしもキー操作とリアル
タイムである必要はない。

このため、本発明の一実施例では、第２図に示されるア
クセスモニタ回路５０を用いこのような所定の部分書換
えを優先的に行う。以下、カーソル移動の表示を例にと
り、第５図〜第９図を参照しながら優先的部分書換えに
ついて説明する。

第４図は第２図に示されるアクセスモニタ回路５０の詳
細を示すブロック図、第５図は第３図に示されたＦＩＦ
Ｏ（Ａ）に関する詳細なタイミングチャート、第６図は
カーソル移動時の（：ＰＵｌｌによる処理手順を示すフ
ローチャート、第７図（Ａ）は例えば第１図に示される
メインメモリ１３に展開されるＶＲＡＭの模式図、第７
図（Ｂ）はこのＶＲＡＭのアドレスの対応づけを示す模
式図、第８図（Ａ）およびＣＢ）は、それぞれカーソル
マスクデータおよびカーソルフォントデータを示す模式
図、第９図はカーソルの表示例を示す模式図である。

第４図において、５０１は比較回路であり、アドレスド
ライバ３１を介して入力されるＣＰＵＩＩのアクセスア
ドレスと第１レジスタ４６Ａに格納されるイベントトリ
ガアドレスとが一致したときに一致信号を出力する。こ
のイベントトリガアドレスは、ＣＰＵＩＩがカーソル移
動の際に必ずアクセスする所定のアドレスを意味する。

５０２はアドレス変換回路であり、ＣＰＵＩＩがアクセ
スする絶対アドレスをラインアドレスへ変換する。すな
わち、アドレスバスドライバ３１を介して、このアクセ
スモニタ回路に入力されるアドレスは、第７図（Ｂ）に
示されるようなシステム側のＶＲＡＭにおける絶対アド
レスであり、これをＦＬＣＤ２６へ転送するための表示
ラインアドレスに変換する。なお、第２図に示されるア
ドレス変換回路４７はここで変換された表示ラインアド
レスをビデオメモリ４１をアクセスするアドレスに戻す
目的で設けられている。

５０３は比較回路であり、ＣＰＵＩＩのアクセスアドレ
スが第７図（Ａ）または（Ｂ）に示される表示領域のも
のであるかワーク領域のものであるかを判別し、アクセ
スアドレスが表示領域のものであるときにその旨の出力
を行う。

ここで、第７図（Ｂ）に示されるように、システム側の
ＶＲＡＭは、そのアドレスが例えば絶対アドレス０−１
５９で構成されており、そのうちの図の水平方向に７ア
ドレス分、垂直方向に１１ライン分が、ＦＬＣＤインタ
フェース２７のビデオメモリ４１に対応した表示領域と
する。すなわち、この表示領域内のデータがＦＬＣＤに
おいて表示されることになる。一方、ＶＲＡＭ内の表示
領域以外の部分として、アドレスが７〜９．１７＝１９
．・・・、１０７〜１０９である右部分と、アドレス１
１０〜１５９に相当する下部分とがある。これらのうち
、通常下部分が表示制御にかかるワーク領域として用い
られる。

以上から明らかなように、ＣＰＵＩＩが表示制御に際し
てシステム側のＶＲＡＭをアクセスするとき、表示領域
のみならずワーク領域もアクセスする。この結果、アク
セスモニタ回路５０に入力するＣＰＵのアクセスアドレ
スはワーク領域のアドレスも含まれることになる。この
ため、比較回路５０３において入力するアドレスを判別
し、このアドレスがＶＲＡＭの表示領域のものである場
合のみ、後述されるように、ＦＩＦＯ（Ａ）３６または
ＦＩＦＯ（Ｂ）　３７に書込まれるようにする。比較回
路５０３の構成としては、例えば、第７図（Ｂ）に示さ
れるＶＲＡＭのアドレスの上位２桁が、１０以下か否か
の比較回路とすればよい。この場合、比較回路５０３に
入力するアドレスの上位２桁が１０以下のとき、表示領
域のアドレスである旨を出力する。

再び第４図において、５０５はラッチ比較回路であり、
比較回路５０３からの表示領域のアドレスデータである
旨の出力を受けて、アドレス変換回路５０２からのその
アドレスデータを取込み、その前に取込まれラッチされ
ているアドレスデータと比較する。この比較が不一致の
場合、この新たに取込まれたアドレスデータをラッチす
るとともに、ＦＩＦＯメモリ３６　（３７）へ出力する
。これと同時に異なるラインへアクセスである旨の出力
を行う。

これにより、ビデオメモリ４１において重複するライン
へ続けてアクセスすることが防止される。なお、上述の
異ラインへのアクセスである旨の出力はサンプリングカ
ウンタ３４にも転送され、サンプリングカウンタ３４は
この出力を計数する。

５０４はＦＩＦＯ制御回路であり、比較回路５０１から
の一致信号に応じてリセット信号を出力しＦＩＦＯメモ
リ３６（３７）のライトポインタをＦＩＦＯメモリの先
頭ヘセットする。これにより、これ以降にＦＩＦＯメモ
リに入力するアドレスデータが先頭から記憶され、出力
時、最初に出力されることになる。　ＦＩＦＯ制御回路
５０４は、また、比較回路５０３からの表示領域である
旨の出力とラッチ比較回路５０５からの異ラインへのア
クセスである旨の出力とのアンドに応じてＦＩＦＯメモ
リ３６　（３７）へライト信号を出力しこのメモリに、
ラッチ回路５０５を介して入力するアドレスデータの書
込みを許可する。

以上量したアクセスモニタ回路５０の動作を第５図に示
されるＦＩＦＯ（Ａ）のタイミングチャートを参照して
説明する。カーソル表示移動というインベントが発生す
ると、具体的には、ＣＰＵＩ　１が第７図（Ａ）に示さ
れるワーク領域に格納されるカーソルフォントデータの
Ａの位置のアドレスをアクセスすると、第ルジスタ４６
Ａにはこのアドレスが格納されているため比較回路５０
１は一致信号を出力する。これにより、ＣＰＵＩＩが位
置Ａへのアクセスの後にＶＲＡＭの表示領域のアドレス
をアクセスすると、そのアドレスがＦＩＦＯ（Ａ）　３
６にサンプリングされ（書込まれ）、次の出力タイミン
グでこれらアドレスが最初に出力される。

一方、このときのＣＰｔ１ｌｌによるカーソル移動の際
の処理手順を、主に第６図および第７図（Ａ）を参照し
て説明する。

カーソル移動処理が起動されると、ステップＳ６１で、
ＶＲＡＭのワーク領域の画像保存領域に退避させておい
たカーソルの旧位置の画像を表示領域の指定される位置
に書込み（第７図（Ａ）の■、以下同様）、ステップＳ
６２でカーソルの新位置にある画像を画像保存領域へ退
避する（図中■）。次に、ステップＳ６３で、この退避
した画像とワーク領域の所定位置に格納され第８図（Ａ
）に示されるようなカーソルマスクデータとのアンドを
とり、これをワーク領域の所定の位置に書込む（図中■
）。この画像は第８図（Ａ）に示されるカーソルマスク
データの“１″に相当する部分が背景色と同じで“Ｏ”
に相当する部分が白となる。次に、ステップＳ６４で、
ステップＳ６３で合成した画像とワーク領域の所定領域
に格納され第８図（Ｂ）に示されるようなカーソルフォ
ントデータとのオアをとりワーク領域の所定の位置に書
込み（図中■）、ステップＳ６５で、ステップＳ６３で
求められた画像を表示領域の新位置に書込む（図中■）
。

この書込れる画像は、第９図に示されるように背景から
白抜きされたカーソルの中に黒のカーソルが表示された
ものとなる。これは、第８図（Ａ）および（Ｂｌ　に示
されるように、カーソルマスクデータのサイズをカーソ
ルフォントデータのサイズより大きくしであることによ
る。

以上説明したＣＰＵＩＩによるカーソル移動処理におい
て、ステップＳ６４でカーソルフォントデータを合成す
る際に、ＣＰＵＩＩは第７図（Ａ）に示されるカーソル
フォントデータの位置Ａをアクセスする。このアドレス
がイベントトリガアドレスとして第４図に示される第ル
ジスタに格納されているため、ＣＰＵＩＩが位置Ａをア
クセスしたとき比較回路５０１が一致信号を出力し、第
４図等で前述したようにＦＩＦＯメモリ３６　（３７）
のリセットが行われる。その後、ステップＳ６５でＣＰ
ＵＩＩがカーソルの合成画像を書込むため表示領域をア
クセスすると、これら書込みの際のアドレスがＦＩＦＯ
メモリ３６（３７）に格納されることになる。

ところで、第１図に示されるシステムにおいて、例えば
、所定のアプリケーションプログラムを実行する場合、
このプログラムがディスク等の外部記憶装置に記憶され
ているときはこのプログラムをシステムのメモリに移さ
なければならない。このためメモリにおけるデータと物
理アドレス（前述の説明にいう絶対アドレス）との対応
付けに変化を生ずる。このような場合、前述のイベント
トリガアドレスとして用いられるカーソルフォントデー
タの絶対アドレスも変化するから、これを第ルジスタ４
６＾にセットし直さなければならない。

第１０図は、この際の処理を示すフローチャートである
。すなわち、何らかのアプリケーションプログラムが起
動されると、ステップ５ＩＯＩでこのプログラムの動作
を行う。このとき、常にステップ５１０３でこの動作に
おけるバスエラーをチエツクする。ステップ５１０３で
、例えば起動したプログラムがシステム側のメモリに無
い場合にはバスエラーを生じ、次に、ステップ５１０４
で、このバスエラーがメモリにプログラムが無いことに
よって生じたのか否かが判断され、否定判断の場合はシ
ステムに異常があったとしてステップ５ｉｌｏのバスエ
ラー処理ルーチンへ進む。アプリケーションプログラム
かメモリ上に無いと判断された場合は、ステップ５１０
５でディスク等の外部記憶装置にあるこのアプリケーシ
ョンプログラムを移送するのにシステム側メモリの空き
領域が充分か否かを判断する。ここで充分でないと判断
された場合はステップＳ６３で優先度の低いプログラム
をディスクへ移送してから、また、空き領域が充分であ
る場合には直接ステップ５１０７へ進み、ここでアプリ
ケーションプログラムをディスクからシステム側メモリ
へ移送する。次に、ステップ５１０８でメモリにおける
マツピングを行なう。これにより、システム全体のメモ
リにおける仮想アドレスとメモリ上の物理アドレスの対
応づけが定まる。これに基づき、ステップ５１０９で、
カーソルフォントデータの位置Ａの新たな絶対アドレス
をレジスタ４６Ａにセットする。

上述した実施例では、部分書換えを行うラインのアドレ
スデータをＦＩＦＯメモリに記憶するようにしたが、こ
の構成においては、ＣＰＩＪが所定のイベントトリガア
ドレスをアクセスした時点でＦＩＦＯメモリに格納され
ているアドレスデータは出力されないことになる。これ
に対してアドレスデータ記憶媒体として例えばＳＲＡＭ
を用いることにより、優先的な部分書換えのアドレスを
出力した後に、先に格納されていたアドレスデータを出
力しこの部分の書換えを行うようにすることもできる。

第１１図は、このような場合のＦＬＣＤインタフェース
の構成を示すブロック図である。第１１図において、１
４５および１４６はそれぞれＳＲＡＭ（ＡｌおよびＳＲ
ＡＭ（Ｂ）　、　１４７はＳＲＡＭ１４５．１４６にお
ける書込み。

読み出しのアドレスを制御するアドレスコントローラで
ある。６０は、第２図に示されるアクセスモニタ回路５
０とほぼ同様の構成を有するアクセスモニタ回路、１４
８はＳＲＡＭ制御回路であり、後述されるように、アク
セスモニタ回路６０からの制御信号、および同期制御回
路３９からのスイッチＳ、にががる信号に応じてアドレ
スコントローラ１４７によるアドレスデータ出力のタイ
ミング、すなわちＳＲＡＭ１４５．１４６におけるデー
タ書込み、読出しのタイミングを制御する。

第１２図はアクセスモニタ回路６０およびアドレスコン
トローラ１４７の詳細な構成を示すブロック図である。

アクセスモニタ回路６０は比較回路６０１．アドレス変
換回路６０２．比較回路６０３およびラッチ比較回路６
０５を有し、これら各回路は第４図に示される各回路と
同様の動作を行う。ＳＲＡＭ制御回路１４８は比較回路
６０１からの一致信号に応じてイベント発生信号を出力
し、また、比較回路６０３からの表示領域のアドレスで
ある旨の出力およびラッチ比較回路６０５からの異ライ
ンへのアクセスである旨の出力があるときに書込み信号
を出力し、同期制御回路３９からの信号Ｓ３に同期して
読出し信号を出力する。また、ＳＲＡＭ１４５．１４６
へのサンプリングの期間を管理するサンプリング期間信
号を出力する。

アドレスコントローラ１４７において、１４７１はアド
レス制御回路であり、上記Ｓ　ＲＡ　ＭｌｌＪ御回路１
４８からの制御信号を受けて、ＳＲＡＭアドレスカウン
タ１４７４およびレジスタ１４７２を制御する。ＳＲＡ
Ｍアドレスカウンタ１４７４は、ＳＲＡＭＩ４５　（１
４６）にアドレスデータを書込む毎に、また、ＳＲＡＭ
１４５　（１４６）からアドレスデータを読出す毎にカ
ウントアツプするカウンタであり、このカウントアツプ
はアドレス制御回路１４７１からのイネーブル信号で行
う、レジスタ１４７２は、イベント発生時およびＳＲＡ
Ｍ１４５　（１４６）へのサンプリング（アドレスデー
タ書込み）終了時それぞれのカウンタ１４７４のカウン
ト値を格納する。

１４７３は比較回路であり、レジスタ１４７２に格納さ
れるサンプリング終了時のカウント値とカウンタ１４７
４の内容とが一致したときその旨の出力をアドレス制御
回路１４７１へ出力する。

以上説明したアドレスコントローラ１４７における動作
を第１３図を参照して説明する。

ＳＲＡＭ１４５　（１４６）への書込み（サンプリング
）時には、その開始時にアドレス制御回路１４７１はク
リア信号を出力してアドレスカウンタ１４７４のアドレ
ス（カウント値）を“Ｏ”とする（第１３図中■）。

その後、ＳＲＡＭ制御回路１４８からの書込み信号毎に
アドレス制御回路１４７１はイネーブル信号を出力しア
ドレスカウンタ１４７４のカウント値を順次カウントア
ツプし、イベント発生信号が出力されると、これに応じ
てレジスタ１４７２にこのときのアドレスカウンタ１４
７４０カウント値を格納する（図中■）。その後、同様
に上記書込み信号に応じてイネーブル信号を出力して、
アドレスカウンタ１４７４のカウント値をカウントアツ
プする。上記イベント発生信号が出力した後に、ＳＲＡ
Ｍ１４５　（１４６）においてアドレスカウンタ１４７
４のカウント値によって示されるアドレスに格納される
アドレスデータは、上述の実施例に示したように、例え
ばカーソルの移動を表示するデータとなる。以上のよう
な動作を繰り返し、サンプリング期間が終了すると、ア
ドレス制御回路１４７１はレジスタ１４７２にそのとき
のアドレスカウンタ１４７４のカウント値を格納すると
ともに、レジスタ１４７２に格納されるイベント発生時
のカウント値をアドレスカウンタ１４７４のカウント値
とする（図中■）。

上記サンプリング期間に続く、読出し時には、アドレス
制御回路１４７１はＳＲＡＭ制御回路１４８からの読出
し信号毎にイネーブル信号を出力しアドレスカウンタ１
４７４のカウント値をカウントアツプする０以上説明し
たように、読出しが、イベントが発生した時点のアドレ
スから開始されるため（図中■）、カーソル移動等の部
分書換え表示が優先的に行われることになる。その後、
同様に読出し信号毎にイネーブル信号を出力してカウン
ト値をカウントアツプして行き、このカウント値がレジ
スタ１４７２に格納されるサンプリング終了時のカウン
ト値と一致すると（図中■）、アドレス制御回路１４７
１はクリア信号を出力しアドレスカウンタ１４７のカウ
ント値を“０″とし、ＳＲＡＭ１４５（１４６）に先に
格納されたアドレスデータを読出すようにする（図中■
）。

上述の各実施例では、優先的に部分書換えを行う表示、
すなわちイベントとしてカーソル移動の例を示したが、
イベントの例としてはこれにｊｆｆられないことはいう
までもない。以下、第１図に示されるシステムにおいて
、ユーザーがＦＬＣＤ２６の表示を見ながらキーボード
２３およびマウス２４を操作して行う一連の処理を例に
とり、第１４図（Ａ）〜（Ｉ）に示すＦＬＣＤ２６の表
示、例を参照しながらイベントのいくつかを示す。なお
、イベントにかかる表示の説明には後に「（イベント）
」を記述する。

第１４図（Ａ） 初期画面であり、パワーオンの後、何もしていない状態
を示す。

第１４図（Ｂ） キャビネットのアイコンをマウスでダブルクリックする
（図中、１）。

これにより、キャビネットのウィンドウがオーブンしく
イベント）、ディスク領域を示すウィンドウがクローズ
する（イベント）。

第１４図（Ｃ） キャビネット内のバインダの１つをマウスでクリックす
る（図中、２）。

これにより、クリックされたバインダが黒白反転する（
イベント）。

第１４図（Ｄ） ある文書ファイルをオーブンする（図中、３）。

第１４図（Ｅ） 範囲指定を指示して、マウスまたは矢印キーで縦のカー
ソル移動する。これにより、範囲指定された文章の部分
が黒白反転する（図中、４）（イベント）。

第１４図（Ｆ） 第１４図（Ｅ）に示される画面で左下の方にある「見出
しフオーム」と書いである所（同図中、５）をマウスで
クリックするかまたは対応するファンクションキーＦ１
を押す。これにより、画面下の方のメニュー画面が変わ
る（図中、６）（イベント）。

第１４図（Ｇ） 他の文書ファイルをオーブンした状態を示す。

第１４図（Ｈ） 第１４図（Ｇ）に示される文書ウィンドウの上の方にあ
る印刷の部分をマウスでクリックする（同図中、７）。

これにより、印刷用のサブウィンドウが表示される（イ
ベント）。

第１４図（１） 印刷をマウスで指示して、エラーが発生し、これにより
、エラーメツセージが表示される（イベント）。

（以下余白） ［発明の効果］ 以上の説明から明らかなように、本発明によれば、所定
のイベント表示の際に、当該表示装置のポスト側のＣＰ
Ｕが例えばＶＲＡＭ内のワーク領域にある上記イベント
にかかるフォントデータのアドレスをアクセスするとこ
れが検出され、当該検出後にアドレス記憶手段に記憶さ
れたアドレスは優先的に出力されてこのアドレスに基づ
いた表示がなされる。

この結果、リアルタイムに表示されるべき特定のイベン
トを確実にとらえこれを速やかに表示することができる
。また、本発明の表示制御装置を具えたＦＬＣＤを情報
処理システム側のソフトウェアを大幅に変更せずにＣＲ
Ｔとの互換性を有したものとすることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例にかかる表示制御装置を組
込んだ情報処理システムのブロック図、 第２図は、第１図に示される表示制御装置としてのＦＬ
ＣＤインタフェースの構成を示すブロック図、 第３図は、第２図に示されるＦＬＣＤインタフェースの
基本動作を説明するためのタイミングチャート、 第４図は、第２図に示されるアクセスモニタ回路の詳細
な構成を示すブロック図、 第５図は、第２図に示されるＦＬＣＤインタフェースの
本発明の一実施例にかかる動作を説明するためのタイミ
ングチャート、 第６図は本発明の一実施例にかかるカーソル移動の処理
手順を示すフローチャート、 第７図（Ａ）は上記カーソル移動を説明するためのシス
テム側ＶＲＡＭの概念図、 第７図（Ｂ）は、上記ＶＲＡＭにおける表示領域とワー
ク領域のアドレス対応を説明するためのＶＲＡＭの概念
図、 第８図（Ａ）および（Ｂ）は上記カーソル移動にかかる
それぞれカーソルマスクデータおよびカーツかるそれぞ
れカーソルマスクデータおよびカーソルフォントデータ
の概念図、 第９図は上記カーソルの表示例を示す模式図、第１０図
は本発明の一実施例にかかるイベントトリガーアドレス
のレジスタへのセットを説明するための所定のアプリケ
ーションプログラムに実行時のフローチャート、 第１１図は本発明の他の実施例にがかるＦＬＣＤインタ
フェースの構成を示すブロック図、 第１２図は第１１図に示したアクセスモニタ回路。 ＳＲＡＭ制御回路およびアドレスコントローラの詳細な
構成を示すブロック図、 第１３図は上記本発明の他の実施例にがかるＦＬＣＤイ
ンタフェースの動作を説明するためのＳＲＡＭの概念図
、 第１４図（Ａ）〜（１）はそれぞれ本発明の実施例にか
かるイベントトリガのいくつかの例を示すためのＦＬＣ
Ｄの表示例を示す正面図である。 １１・・・ｃｐｕ　　。 １２・・・アドレスバス、 １３・・・メインメモリ、 １４・・・ＤＭＡコントローラ、 １５・・・ＬＡＮインタフェース、 １６・・・ＬＡＮ　。 １７・・・Ｉ１０装置、 １８・・・ハードディスク装置、 １９・・・フロッピーディスク装置、 ２０・・・ディスクインタフェース、 ２１・・・プリンタ、 ２２・・・プリンタインタフェース、 ２３・・・キーボード、 ２４・・・マウス、 ２５・・・キーインタフェース、 ２６・・・ＦＬＣＤ　（ＦＬＣＤデイスプレィ）、２６
ａ・・・温度センサ、 ２７・・・ＦＬＣＤインタフェース、 ３１・・・アドレスバスドライバ、 ３２・・・コントロールバスドライバ、３３、４３．４
４．４５・・・データバスドライバ、３４・・・サンプ
リングカウンタ、 ３５・・・アドレスセレクタ、 ３６・・・ＦＩＦＯ（Ａ）メモリ、 ３７・・・ＦＩＦＯ（Ｂ）メモリ、 ３８・・・アドレスカウンタ、 ３９・・・同期制御回路、 ４０・・・メモリコントローラ、 ４１・・・ビデオメモリ、 ４２・・・ドライバレシーバ、 Ｓｌ、Ｓ２．Ｓ３・・・スイッチ、 ４６Ａ、　４６Ｂ・・・レジスタ、 ４７・・・アドレス変換回路、 ５０、６０・・・アクセスモニタ回路、１４５・・・Ｓ
ＲＡＭ（Ａ）、 １４６・・・ＳＲＡＭ　ＣＢ）、 １４７・・・アドレスコントローラ、 １４ｇ・・・ＳＲＡＭ制御回路、 ５（１１，６０１・・・比較回路、 ５０２、６０２・・・アドレス変換回路、５０３、６０
３・・・比較回路、 ５０４・・・ＦＩＦＯ制御回路、 ５０５，６０５・・・ラッチ比較回路、１４７１・・・
アドレス制御回路、 １４７２・・・レジスタ、 １４７３・・・比較回路、 １４７４・・・ＳＲＡＭアドレスカウンタ。 第 図 第 図（Ａ） カー゛ハレマス２７′−７ カーソル７ｆントテーク Ｌ１）β１ Ｌ２＞、／２ 第 図 第 １３図 手続ネ甫装置　（方式） 平成２年１０月１７日

Claims (1)

1. 【特許請求の範囲】 １）表示の変更にかかる表示素子のみの表示状態を更新
   することが可能な表示装置の表示制御装置において、 前記変更にかかる表示素子のアドレスを記憶するアドレ
   ス記憶手段と、 前記表示素子の各々に対応して表示データを記憶する表
   示データ記憶手段と、 前記アドレス記憶手段から出力されるアドレスに基づい
   て前記表示データ記憶手段から読出される表示データを
   前記表示装置に転送するデータ転送手段と、 前記表示装置の表示に際して当該表示制御装置に転送さ
   れるアドレスの中から所定のイベントアドレスを検出す
   るイベント検出手段と、 該イベント検出手段が前記イベントアドレスを検出した
   とき、当該検出時点に基づいた所定期間内に前記アドレ
   ス記憶手段に記憶されたアドレスを先に出力させるアド
   レスメモリ制御手段と、を具えたことを特徴とする表示
   制御装置。 ２）前記イベントアドレスは当該イベント表示にかかる
   フォントのアドレスであることを特徴とする請求項１に
   記載の表示制御装置。