JPH043112A - 表示制御装置および表示制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、表示制御装置に関し、詳しくは、例えば強誘
電性液晶を表示更新のための動作媒体として用い電界の
印加等によって更新された表示状態を保持可能な表示素
子を具えた表示装置のための表示制御装置に関する。

［従来の技術］ 一般に、情報処理システムなどには、情報の視覚表示機
能を果す情報表示手段として表示装置が接続されている
。このような表示装置としてはＣＲＴが広く利用されて
おり、このような情報処理装置に接続されるＣＲＴのた
めの表示制御装置の一例を第７図に示す。

図において、１はアドレスバスドライバ、２はコントロ
ールバスドライバ、３はデータバスドライバであり、そ
れぞれ情報処理システムを構成する各機器間を信号接続
するためのシステムバス４に接続されている。５はデー
タバスドライバ３を介して転送される表示データを配憶
するビデオメモリ、６は表示制御装置とＣＲＴとの間の
データ転送のためのドライバ、７はＣＲＴである。

ビデオメモリ５はデュアルポートのＤＲＡＭ　（ダイナ
ミックＲＡＭ）によって構成されており、表示データが
直接書き込まれる。ビデオメモリ５に書き込まれた表示
データは、ＣＲＴＣ（ＣＲＴコントローラ）８によって
順次読み出され、ＣＲＴ７に表示される。

すなわち、表示データの書き込みのときは、図示しない
情報処理システムのＣＰＵがＣＲＴ７の表示エリアに対
応するビデオメモリ５のアドレスをアクセスする。まず
、そのアクセスの要求信号がコントロールバスドライバ
２を介してメモリコントローラ９に与えられ、この信号
をＣＲＴＣ８から与えられるデータトランスファー要求
信号またはリフレッシュ要求信号とのアービトレーショ
ンを受ける。これに応じて、ＣＰＵのメモリアクセス時
には、メモリコントローラ９からアドレスセレクタ１０
にアドレス選択信号が与えられ、ＣＰＵからのデータ書
き込みのためのアクセスアドレスがアドレスドライバ１
およびアドレスセレクタ１ｏを介してビデオメモリ５に
与えられる。これに伴ない、そのビデオメモリ５には、
メモリコントローラ９からのＤＲＡＭ制御信号と、デー
タバスドライバ３を介した表示データが与えられる。こ
れにより、表示データがビデオメモリ５に書き込まれる
。

一方、ＣＲＴ７ヘノ表示は、ＣＲＴＣ８がドライバ６に
同期信号を与え、かつその同期信号に合わせて、ＣＲＴ
Ｃ８がメモリコントローラ９にデータトランスファー要
求信号を与えると共に、アドレスセレクタ１０にデータ
トランスファーアドレスを与えることにより実行される
。

まず、データトランスファー要求信号がメモリコントロ
ーラ９にてアービトレーションを受け、これに応じてア
ドレス選択信号がメモリコントローラ９からアドレスセ
レクタ１ｏに与えられると、（：ＲＴＣ８からのデータ
トランスファーアドレスがアドレスセレクタ１０を介し
てビデオメモリ５に与えられる。また、そのビデオメモ
リ５にはメモリコントローラ９がらＤＲＡＭ制御信号が
与えられ、これによりデータトランスファーサイクルが
実行される。このデータトランスファーサイクルとは、
ビデオメモリ５のライン（表面画面のラスターに相当す
る）単位のデータをビデオメモリ５内のシフトレジスタ
に転送することであり、１回のデータトランスファーサ
イクルによって１ラインから数ライン分のデータをシフ
トレジスタに転送できる。

そして、シフトレジスタに転送された表示データは、ビ
デオメモリ５に与えられるＣＲＴＣ８からのシリアルボ
ート制御信号によって、順次シフトし／ジスタから読み
出されてＣＲＴ７へ出力されて表示される。ビデオメモ
リ５からの表示データの読み出しおよびこれに伴う表示
は、表示エリアに対応してその上部から下部へ１ライン
ずつ行なわれ、その１ライン中においては左端から右端
への一定の順番で行なう、いわゆる全面リフレッシュ動
作によって行なわれる。

このように、ＣＲＴの表示制御の場合には、ビデオメモ
リ５に対するＣＰＵの書き込み動作と、ＣＲＴコントロ
ーラ８によるビデオメモリ５からの表示データの読み出
し表示の動作がそれぞれ独立に実行される。

上述したようなＣＲＴ用の表示制御装置の場合、表示情
報を変更するなどのためのビデオメモリ５に対する表示
データの書き込みと、そのビデオメモリ５から表示デー
タを読み出して表示する動作が独立しているため、情報
処理システムのプログラムでは表示タイミング等を一切
考慮する必要がな（、任意のタイミングで所望の表示デ
ータを書き込むことができるという利点を有している。

ところが一方で、ＣＲＴは特に表示画面の厚み方向の長
さをある程度必要とするため全体としてその容積が大き
くなり、表示装置全体の小型化を図り難い。また、これ
により、このようなＣＲＴを表示器として用いた情報処
理システムの使用にあたっての自由度、すなわち設置場
所、携帯性等の自由度が損われる。

この点を補うものとして液晶表示器（以下、ＬＣＤとい
う）を用いることができる。すなわち、ＬＣＤによれば
、表示装置全体の小型化（特に薄型化）を図ることがで
きる。このようなＬＣＤの中には、上述した強誘電性液
晶（以下、ＦＬＣ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｌｉ
ｑｕｉｄ　Ｃｒｙｓｔａｌという）の液晶セルを用いた
表示器（以下、ＦＬＣＤ：ＦＬＣデイスプレィという）
があり、その特長の１つは、その液晶セルが電界の印加
に対して表示状態の保存性を有することにある。そのた
め、ＦＬＣＤを駆動する場合には、ＣＲＴや他の液晶表
示器と異なり、表示画面の連続的なリフレッシュ駆動の
周期に時間的な余裕ができ、また、その連続的なリフレ
ッシュ駆動とは別に、表示画面上の変更に当たる部分の
みの表示状態を更新する部分書き換え駆動が可能となる
。したがって、このようなＦＬＣＤは他の液晶表示器と
比較して大画面の表示器とすることができる。

ここで、ＦＬＣＤは、その液晶セルが充分に薄いもので
あり、その中の細長いＦＬＣの分子は、電界の印加方向
に応じて第１の安定状態または第２の安定状態に配向し
、電界を切ってもそれぞれの配向状態を維持する。この
ようなＦＬＣの分子の双安定性により、ＦＬＣＤは記憶
性を有する。このようなＦＬＣおよびＦＬＣＤの詳細は
、例えば特願昭６２−７６３５７号に記載されている。

〔発明が解決しようとする課題］ ところが、以上のような利点を有するＦＬＣＤを前述の
ＣＲＴと同様の表示制御により情報処理システムの表示
装置として用いる場合、ＦＬＣの表示更新動作にかかる
時間が比較的遅いため、例えば、カーソル、文字入力、
スフロール等、即座にその表示が書き換えられなければ
ならないような表示情報の変化に追従できないことがあ
った。

これに対して、ＦＬＣＤの特長の−っである部分書き換
えが可能であることを利用し、この処理を行うため、情
報処理システム側はこの処理であることを識別するため
の情報を与える等を行なう構成もあるが、前述した表示
画面上における部分的な書き換え駆動を実現するために
は、情報処理システムにおける制御プログラムの大幅な
変更を余儀な（されていた。

本発明は上述の観点に基づいてなされたものであり、情
報処理システムのソフトウェアを大幅に変更せずに、Ｃ
ＲＴとの互換性を有したＦＬＣＤ等の表示制御装置を提
供することを目的とする。

また、ＦＬＣＤ等における表示状態の保存性を有効に利
用し最適な画質を実現可能な表示制御装置を提供するこ
とを本発明の他の目的とする。

［課題を解決するための手段］ かかる目的を達成するために、本発明は、画素の表示状
態を部分的に変更可能な表示装置の表示制御装置におい
て、前記表示装置の画面全体の表示を更新する期間と表
示内容に変更のある部分のみを更新する期間とを時分割
に交互に行なう手段を具えたことを特徴とする。

［作　用］ 本発明によれば、画面全体を順番に書き換えるサイクル
とＣＰＬＩ等ホス等測スト側クセスされたうイン等の部
分を書き換えるサイクルとを時分割に交互に行う手段を
設けることで、部分書き込みするデータかどうかの識別
をコマンド等に応じて行う必要無く、一定の画面全体の
表示更新の速度（リフレッシュレート）を保つことがで
き、且つ書き換えられたデータを直ちに表示することも
可能になる。

（以　下　余　白） ［実施例］ 以下、図面を参照して本発明の詳細な説明する。

（第１実施例） 第１図は本発明の一実施例に係る表示制御装置を組み込
んだ情報処理システム全体のブロック構成図である。

図において、１１は情報処理システム全体を制御するＣ
Ｐｏ　、　１２はアドレスバス、コントロールバス、デ
ータバスからなるシステムバス、１３はプログラムを記
憶したり、ワーク領域として使われるメインメモリ、１
４ばＣＰＵＩ　１を介さずにメモリとＩ１０機器間でデ
ータの転送を行うＤＭＡコントローラ（Ｄｊｒｅｃｔ　
Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ　Ｃｏｎｔｒｏｌｌｅｒ、
以下ＤＭＡＣという）、１５はイーサネット（ＸＥＲＯ
Ｘ社による）等のＬＡＮ　（ローカルネットワーク）１
６との間のＬＡＮインターフェース、１７はＲＯＭ、Ｓ
ＲＡＭ、　Ｒ５２３２Ｃ仕様のインタフェース等からな
るＩｌｏ　４ｍ１器接続用のＩ１０装置、１８はハード
ディスク装置、１９はフロッピーディスク装置、２０は
ハードディスク装置１８やフロッピーディスク装置１９
のためのディスクインターフェース、２１は例えばレー
ザビームプリンタ、インクジェットプリンタ等高解像度
のプリンタ、２２はプリンタ２１のためのプリンタイン
ターフェース、２３は文字、数字等のキャラクタその他
の入力を行うためのキーボード、２４はポインティング
デバイスであるマウス、２５はキーボード２３やマウス
２４のためのインターフェース、２６は例えば本出願人
により特開昭６３−２４３９９３号等において開示され
た表示器と用いて構成できるＦＬＣＤ　（ＦＬＣデイス
プレィ）、２７はＦＬＣＤ２ＢのためのＦＬＣＤインタ
ーフェースである。

第２図は本発明表示制御装置の一実施例としてのＦＬＣ
Ｄインターフェース２７の構成例を示すブロック図であ
る。

図において、３１はアドレスバスドライバ、３２はコン
トロールバスドライバ、３３，４３．４４はデータバス
ドライバである。ＣＰＬＩＩＩからのアドレスデータは
、アドレスバスドライバ３１から、メモリコントローラ
４０およびアドレスセレクタ３５の一方の入力部に与え
られるとともに、第１のスイッチＳ１の切り換えによっ
てＦＩＦＯ形態のメモリ３６または３７に選択的に与え
られて記憶される。すなわち、これらメモリ３６および
３７（以下、それぞれＦＩＦＯ（Ａ）およびＦＩＦＯ（
ＢＪともいう）は、書き込んだ順番にデータを読み出す
ＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　０ｕｔ）メ
モリであり、これらのメモリ３６および３７に書き込ま
れたアドレスデータは、第２のスイッチＳ２の切り換え
によって選択的に読み出される。

これらのメモリ３６または３７から読み出されたアドレ
スデータと、後述するアドレスカウンタ３８からのアド
レスデータは、第３のスイッチＳ３の切り換えによって
選択的にアドレスセレクタ３５の他方の入力部に与えら
れる。アドレスカウンタ３８は、画面全体をライン順次
にリフレッシュするためのアドレスデータを発生するも
のであり、そのアドレスデータの発生タイミングは同期
制御回路３９によって制御される。この同期制御回路３
９は、前記スイッチＳｌ、Ｓ２およびＳ３の切り換え制
御信号や後述するメモリコントローラ４０へのデータト
ランスファ要求信号をも発生する。

ＣＰＵＩＩからのコントロール信号は、コントロールバ
スドライバ３２からメモリコントローラ４０に与えられ
、そのメモリコントローラ４０は、サンプリングカウン
タ３４と、アドレスセレクタｌＯの制御信号、および後
述するビデオメモリ４】の制御信号を発生する。サンプ
リングカウンタ３４は、メモリコントローラ４０からの
歩進信号に基づいて計数動作を行い、同期制御回路３９
０制御信号を発生する。

また、アドレスセレクタ３５は、メモリコントローラ４
０からの制御信号に基づいて、当該アドレスセレクタ３
５の入力部に与えられる２つのアドレスデータの一方を
選択してビデオメモリ４１に与える。

ビデオメモリ４１は表示データを記憶するものであり、
デュアルポートのＤＲＡＭ　（ダイナミックＲＡＭ）で
構成されていて、前記データバスドライバ３３を介して
表示データの書き込みと読み出しを行う。

ビデオメモリ４１に書き込まれた表示データは、ドライ
バレシーバ４２を介してＦＬＣＤ２６に転送されて表示
される。また、そのドライバレシーバ４２は、ＦＬＣＤ
２６からの同期信号を同期制御回路３９番こ与える。Ｆ
ＬＣＤ２６には、ＦＬＣの温度を検出する温度センサ２
６ａが組み込まれている。

また、ＣＰＵＩＩからの後述の設定データは、データバ
スドライバ４３を介して同期制御回路３９に与えられる
。さらに、温度センサ２６ａの出力信号はデータバスド
ライバ４４を介してＣＰＬＩＩＩに転送される。

以上の構成において、ＣＰＵＩＩが表示の変更を行う場
合、所望するデータの書換えに対応するビデオメモリ４
１のアドレス信号がアドレスバスドライバ３１を介して
メモリコントローラ４０に与えられ、ここでＣＰＵＩＩ
のメモリアクセス要求信号と同期制御回路３９からのデ
ータトランスファ要求信号とのアービトレーションが行
われる。そしてＣＰＵアクセス側が権利を得るとメモリ
コントローラ４０はアドレスセレクタ３５に対し、メモ
リ４Ｊへ与えるアドレスとしてＣＰＵがアクセスしたア
ドレスを選択するよう切換えを行う。これと同時にメモ
リコントローラ４０からビデオメモリ４１の制御信号が
発生され、データバスドライバ３３を介してデータの読
書きが行われる。このとき、ＣＰＵアクセスアドレス２
０はスイッチＳ１を介してＦＩＦＯ（Ａ）　３６または
ＦＩＦＯ（Ｂ）　３７に記憶され、後述する表示データ
の転送の際利用される。このようにＣ：ＰＵｌｌから見
た表示データのアクセス方法は前述のＣＲＴの場合と少
しも変わらない。

また、ビデオメモリ４１からデータを読出し、ＦＬＣＤ
２６へ転送する場合、同期制御回路３９からメモリコン
トローラ４０ヘデータトランスフア要求が発生され、ビ
デオメモリ４１に対するアドレスとしてアドレスカウン
タ３８またはＦＩＦＯ側アドレアドレスレスセレクタ３
５に８いて選択されるとともに、メモリコントローラ４
０よりデータトランスファ用の制御信号が生成されるこ
とで、メモリセルからシフトレジスタへ該当アドレスの
データが転送され、シリアルボートの制御信号によりド
ライバ４２へ出力される。

同期制御回路３９では、ＦＬＣＤ２Ｂからの水平同期信
号Ｈ３ＹＮＣに基づいて複数ラインを単位として画面を
ライン順次に全面リフレッシュして行くサイクルとＣＰ
ＵＩ　１によりアクセスされたラインの書換＾を行う部
分書換えサイクルとを交互に生じさせるタイミングを生
成する。ここで、全面リフレッシュのサイクルとは表示
画面上一番上のライン（先頭ライン）から順次に下方へ
向けて書換えを行っていき、一番下のラインまで至ると
再び先頭ラインに戻って書換えを繰返して行くものであ
る。また、アクセスラインの書換えサイクルとはそのサ
イクルの直前の所定時間内にＣＰＵ１．ｌからアクセス
されたラインを書き換えるものである。

このように、本例においては、基本的にはＦＬＣデイス
プレィ２６の画面全面を順次リフレッシュして行く動作
と、表示内容の変更を行うべ（ＣＰＩＪＩＩによりアク
セスされたラインの書換えを行う動作とを時分割に交互
に行うが、さらにそれら動作の繰返し同期と１周期内に
おけるそれら動作の時間的比率とを設定可能とするとと
もに、ライン書換え（部分書換え）の動作期間をＣＰＵ
１１によりアクセスされたラインの数等に応じて調整す
るようにする。

まず、第３図を用いてリフレッシュの動作とライン書換
えの動作とを時分割に交互に行う本例の基本的動作につ
いて説明する。ここでは、リフレッシュのサイクルを４
ラインを単位として、アクセスラインの書換えサイクル
を３ラインを単位として行う場合の例を示す。

第３図において、ＲＥＥ／ＡＣ５は全面リフレッシュの
サイクルとアクセスラインの書換えサイクルとを交互に
生じさせるタイミングであり、“１”のときが全面リフ
レッシュのサイクルで、“０”のときがアクセスライン
の書換えサイクルであることを示す。また、■、は全面
リフレッシュのサイクルの時間、Ｔわけアクセスライン
の書換えサイクルの時間を表わす。この例においては、
Ｔ、：Ｔゎ＝４：３としているが、要求されるリフレッ
シュレート等によって最適な値を選ぶことができる。

すなわち、Ｔ、の割合を大きくすればリフレッシュレー
トを上げることができ、Ｔゎの割合を大きくすれば部分
的な変更の応答性を良くすることができる。この態様に
ついては後述する。

ＦＩＦＤ（Ａ）３ＢおよびＦＩＦＯ（Ｂ）　３７の状態
を説明するに、スイッチＳ１がＦＩＦＯ（Ａ）　３Ｂ側
に接続されると（状態Ａ／Ｂ　＝　１　）　、ＣＰＬＩ
ＩＩがアクセスするラインのアドレスはＦＩＦＯ（Ａ）
　３６にサンプリングされて記憶される。一方スイッチ
Ｓ１がＦＩＦＯ（Ｂ）　３７側に接続されると（Ａ／１
１ｉ＝　Ｏ）　、　ＣＰＵＩＩがアクセスするラインア
ドレスがＦＩＦＯ（Ｂ）　３７に記憶される。また、ス
イッチＳ２がＦＩＦＯ（Ａ）　３Ｂ側に接続されると（
Ａ／Ｂ＝１　）、ＦＩＦＯ（Ａ）３６に記憶されたアド
レスが出力され、スイッチＳ２がＦＩＦＯ（Ｂ）　３７
側に接続されると（Ａ／Ｎ＝　Ｏ）　、　ＦＩＦＯ（Ｂ
）３７に記憶されたアドレスが出力される。

画面全体の１回のリフレッシュが完了し、ＦＬＣＤ２６
が垂直同期信号ＶＳＹＮＣを出力したり、あるいはアド
レスカウンタ３８にキャリーが生じるとアドレスカウン
タ３８がクリアされ、次の全面リフレッシュのサイクル
で出力されるラインは第０ラインに戻り、ＦＬＣＤ２６
より同期制御回路３９を介して与えられろ水平同期信号
Ｈ３ＹＮＣ毎に“１”２”“３”と順次カウントアツプ
していく。この間にＣＰＵＩＩよりラインＬｌ、Ｌ２．
Ｌ３のアドレスがアクセスされると、スイッチＳｌがＦ
ＩＦＯ（Ａ）　３６に接続されているので、Ｌｌ、Ｌ２
．Ｌ３のアドレスがここに記憶され、その後スイッチＳ
２がＦＩＦＯ（Ａ）　３６に接続された時点でＬｌ、Ｌ
２．Ｌ３のアドレスがここから出力され、出力ラインと
してＬｌ、Ｌ２．Ｌ３が選ばれる。ここで、スイッチＳ
３の切換え信号は同期制御回路３９からのＲＦＦ／ＡＣ
Ｓとして与えられ、ラインアクセスのサイクルでは出力
ラインアドレスとしてＦＩＦＯ（Ａ）　、　ＦＩＦＯ（
Ｂ）側に切換えられる。

そして、このときスイッチＳ１がＦＩＦＯ（Ｂ）　３７
側に接続されているのでＦＩＦＯ（Ｂ）　３７側にアク
セスアドレスが記憶される。　ＲＥＦ／ＡＣ３が“１”
となると、スイッチＳ３はアドレスカウンタ３８側に切
換えられ、リフレッシュ動作を前サイクルの続きのライ
ンから行う。第３図においては、Ｌ３のライン出力後に
前サイクルの続きである“４”、“５”“６”、“７”
のラインが出力されている。以下同様にして、上述の動
作を繰返すが、ＦＩＦＯを２つ用意したのは、一方でメ
モリアクセスされたアドレスをサンプリングし、同時に
他方でサンプリングしたアドレスを出力することを矛盾
熱（、かつ効率よく実行するためである。すなわち、ア
ドレスのサンプリング期間は他方のＦＩＦＯのアクセス
ラインの出力開始から全面リフレッシュサイクルの終了
までであり、全面リフレッシュサイクルの終了後、直前
のサンプリング期間でサンプリングしたアドレスを出力
するアクセスラインの書換えサイクルに入ると同時に、
他方のＦＩＦＯのアドレスサンプリング期間が開始され
ることになる。

以上のように、本例の基本的動作ではリフレッシュサイ
クルとライン書換えのサイクルとを交互に繰返し、第３
図ではその繰返し周期を７ラインを１単位としてＴａ：
Ｔゎ＝４＝３として説明したが、本例ではさらに温度等
の環境条件や表示するデータの種類、あるいはさらにＦ
ＬＣＤの表示デバイス素材の違い等に応じて要求される
リフレッシュレート等によってＴ、とＴ５との比率を変
更可能とする。すなわち、Ｔ、の割合（１リフレツシユ
サイクル内のライン数Ｍに対応。すなわちＴ、＝ＭＸ（
Ｊ（ＳＹＮＣの周期））を大きくすればリフレッシュレ
ートを向上することができ、例えば低温特等ＦＬＣ素子
の応答性が低い場合やイメージ画像を表示する場合にお
いても良好な表示状態を得ることができる。逆に、Ｔ５
の割合（１つの部分書換えサイクル内のライン数Ｎに対
応。すなわちＴゎ＝　Ｎ　Ｘ　（ＨＳＹＮＣの周期））
を大とすれば部分的な表示の変更の応答性を高くするこ
とができ、高温時や文字等キャラクタの表示時等、リフ
レッシュレートが高くなくてもよい場合に対応できるこ
とになる。

また、本実施例では繰返し周期のライン数をも設定可能
とすることで、リフレッシュサイクルおよび部分書換え
の割合をより細かく変えることができるようにし、より
細やかな最適化を図るようにする。例えば、リフレッシ
ュレートを優先させなければならない、もしくは優先し
たい場合に、繰返し周期のライン数を４０ラインにして
丁ａ：Ｔｂ”４：１とすれば、全面リフレッシュを３２
ライン分行ってアクセスラインの書換えを８ライン行う
ことができる。また、部分書換えを優先できる、もしく
は優先したい場合は繰返し周期のライン数を１０ライン
にしてＴａ：Ｔｂ＝３：２とすれば、全面リフレッシュ
２を６ライン分行ってアクセスラインの書換えを４ライ
ン行うことができる。

さらに、本実施例においては、そのように設定された部
分書換えのライン数の範囲内において、ＣＰＵＩＩにア
クセスされたライン数およびラインアクセス状態に応じ
、リフレッシュサイクル間に行われる実際の部分書換え
ライン数Ｐを調整するようにする。すなわち、ＣＰＵＩ
　ｌがアクセスしたラインの数等に応じて動的にＴＩ、
時間を調整することで、例えばＣＰＵＩＩからあまりア
クセスされないときの無駄なうイン書換えサイクルを省
き、リフレッシュレートを向上するようにする。これに
よって、動作の追従性とリフレッシュレートとの関係を
動的に最適化できるようになる。

こハは、例えば次表のようなルールに従って行うことが
できる。

例示した第１表において、Ｔ５は０ライン分から１０ラ
イン分の時間だけアクセスライン数によって変化する。

Ｔｂの割合が小さ（なればリフレッシュレートが上がり
、Ｔゎの割合が大きくなればリフレッシュレートは下が
るが、例示の第１表における１０ライン（上述のように
温度等に従って設定されたライン数）のように制限値を
設けているので、上記設定された値以上のリフレッシュ
レートを保つことができる。すなわち、アクセスされた
ラインの数によってＴゎ：Ｔゎの割合を変化させるため
、動的に最適な部分書換えのタイミングを調整できると
ともに、リフレッシュレートをさらに向上できることに
なる。

第４図は以上の設定および調整を行ってリフレッシュサ
イクルと部分書換えサイクルとを定める信号ＲＥＦ／Ａ
Ｃ５を出力するための同期制御回路３９の内部構成例を
示す。

ここで、Ｃはサンプリングカウンタ３４によるカウント
値、Ｍは温度等の条件に応じてＣＰＵＩＩ側よりデータ
バスコントローラ４３を介して設定される１リフレツシ
ユサイクル内のライン数に対応した値を示す信号、Ｎは
同じく１つの部分書換えサイクル内のライン数に対応し
た値を示す信号である。

３９０は当該与えられるＮ値（Ｎｌ、・・・、Ｎｎｌに
対応して第１表に示した如きＰ値を格納したテーブル群
（各テーブルにおいて最大のＰ値をそれぞれＮｌ。

・・・、Ｎｎとすることができる）を設けたメモリであ
り、例えばＲＯＭを用いて構成できる。３９１はサンプ
リングカウンタ３４より与えられるカウント値入力を、
そのときのＮ値に対応したテーブルに与えるだめの参照
テーブル切換え部である。そして、これによりメモリ３
９０から選択された値が転送ライン数Ｐとしてカウンタ
３９３に入力される。そして、カウンタ３９３は、与え
られたＭ値およびＰ値に従って同期信号Ｈ５ＹＮＣをカ
ウントし、信号ＲＥＦ／ＡＣ５を出力する。

ところで、本例においては、１サンプリング期間におい
て同一ラインが１回以上アクセスされても、これを１回
として計数するようにする。すなわち、１サンプリング
期間に与えられたあるアドレスが、すでにその期間に与
えられているアドレスと同一ラインに含まれるものであ
る場合には、サンプリングカウンタ３４０歩道が行われ
ないようにし、異なったラインの数の計数のみを行うよ
うにする。

第５図はかかるサンプリングカウンタの計数動作制御を
行うための構成例であり、例えばメモリコントローラ４
０に設けてお（ことができる。ここで、４０１は１サン
プリング期間に入力したアドレスをラッチするアドレス
ラッチ部、４０３は入力したアドレスとアドレスラッチ
部にラッチされているアドレスとを比較する比較回路で
あり、入力したアドレスが、ラッチされているいずれの
アドレスとも同一ラインにないときにのみサンプリング
カンタ３４の歩進信号を出力する。

上記において、アドレスラッチ部４０１の内容およびサ
ンプリングカウンタ３４は、１サンプリング期間の終了
時にリセットすればよい。また、第５図の各部動作を行
うのはＣＰＵＩ　１によるビデオメモリ４１に対するデ
ータ書込み（ライト）時とすればよい。

なお、同一ラインのアドレスが複数回アクセスされても
その都度カウントを行うのであれば、第５図の構成は不
要であり、ビデオメモリ４１に対するライト信号もしく
はラインの数を単に計数するようにすればよい。

次に、第６図を用いて部分書換えの動作期間の調整の態
様を例示する。

第３図と同様に、画面全体の１回のリフレッシュが完了
し、ＦＬＣＤ２６が垂直同期信号を出力したり、あるい
はアドレスカウンタ３８にキャリーが生じると、アドレ
スカンフ３８がクリアされ、次の全面リフレッシュのサ
イクルで出力されるラインは“０”に戻り、水平同期信
号Ｈ３ＹＮＣ毎に“１”“２“、“３”と順次カウント
アツプしていく。

この間にＣＰＵＩＩよりＬｌ、　Ｌ２．Ｌ３．Ｌ４．　
Ｌ５のアドレスがアクセスされると、スイッチＳ１がＦ
ＩＦＯ（Ａ）　３６側に接続されているので、Ｌｌ、Ｌ
２．Ｌ３．Ｌ４．Ｌ５のアドレスがＦＩＦＯ（Ａ）　３
６に記憶される。また、サンプリングカウンタ３４の値
は“５″を示す。第１表に対応したテーブルが参照され
る場合には、サンプリングカウンタ値が“５”の場合は
Ｐ＝４ラインの出力であるので、スイッチＳ２がＦＩＦ
Ｏ（Ａ）３６に接続された時点で最初の４ラインである
Ｌｌ、Ｌ２．Ｌ３．Ｌ４がＦＩＦＯ（Ａ）　３６から出
力され、出力ラインとしてＬｌ。

Ｌ２．　Ｌ３．　Ｌ４が選ばれる。ここで、スイッチＳ
３の切換え信号はＲＥＦ／ＡＣ３で与えられるので、こ
のときは８カラインアドレスとしてＦＩＦＯ側のアドレ
スが選ばれる。

また、このときスイッチＳｌ　（Ａ／Ｂ）が“０”にな
っているのでＦＩＦＯ（Ｂ）　３７側にアクセスアドレ
スが記憶される。ＲＥＦ／ＡＣ３が“１”になると、ス
イッチＳ３はアドレスカウンタ側に切換わりリフレッシ
ュラインの前サイクルの続きを行う。第６図においては
Ｌ４のライン出力後に前サイクルの続きである４、　５
．６．７ラインが出力されている。

ここで、ＰＩＦＯ（Ｂ）　３７のアクセスアドレスサン
プリング期間中には、同一のＬ６が３回アクセスされた
だけで、サンプリングカウンタ値は“１”であるので、
第１表に対応したテーブルの場合アクセスアドレス書換
えサイクルの期間は“０”となり、全面リフレッシュサ
イクルが連続することになる。次のＦＩＦＯ（Ａ）　３
Ｂのアクセスアドレスサンプリング期間は全面リフレッ
シュサイクルの間だけとなるが、この間にサンプリング
された３ラインの内２ラインが次のアクセスアドレス書
換えサイクルで転送される。以下、同様の動作を繰返す
が、ここで部分書換えで行われなかったライン（例えば
Ｌ５．　Ｌ６．１９）もリフレッシュサイクルにていず
れ書換えられる。

次に、本例装置にかかる以上の各部によって行われる動
作を説明する。

第７図はその動作手順の一例を示し、まずステップ５２
００Ａでは温度センサ２６ａの検出値をＣＰＵ１１がリ
ードし、ステップ３２００Ｂにてこれに応じた最適のＭ
値（エリフレッシュサイクル内のライン数であってＴ、
を規定するもの）とＮ値（１つの部分書換えサイクル内
のライン数であって最大のＴ。

を規定するもの）とを同期制御回路３９に設定する。

次に、ステップ５２０１にてスイッチＳ１およびＳ２の
初期状態を設定する。ここでは、スイッチＳｌをＦＩＦ
Ｏ（Ａ）　３６側にし、スイッチＳ２をＦＩＦＯ（Ｂ）
３７側にしたが、これはどちらかに確定させればどちら
から始めても構わない。ステップ５２０２ではアドレス
カウンタ３８をクリアし、そのリフレッシュアドレスを
初期値、例えば“Ｏ”にする。次に、ステップ５２０３
でＲＥＦ／ｎを“１”にして全面リフレッシュサイクル
が行われるようにする。また、リフレッシュまたは部分
書換えの１サイクル（ここでは１リフレツシユサイクル
）内の転送ライン数を数えるためのカウンタをクリアし
、そのカウンタ値ＬＮを“ｏ”にしておく。

次に、ステップ５２０５にて、最終ラインまでのリフレ
ッシュが終了してアドレスカウンタにキャリーが生じた
期間（帰線期間）中であるがどうかを判定し、その期間
中ならばステップ５２００Ａに戻るが、期間中でなけれ
ばステップ５２０６でＨＳＹＮＣが来るのを待つ。ＨＳ
ＹＮＣが来ると、リフレッシュラインアドレスで示され
るラインのデータをＦＬＣＤ２Ｂへ転送する。ステップ
５２０８では１回の全面リフレッシュサイクルで転送す
るライン数Ｍを終了したかどうかを判定しており、ＬＮ
がＭより小さければステップ５２０９へ移行し、アドレ
スカウンタ３８をカウントアツプし、ステップ５２１０
でＬＮを＋１歩進してステップ３２０６へ戻る。これを
Ｍライン転送するまで繰返すわけであり、第６図に示し
た例においてはＭ＝４であるからステップ５２０６〜５
２１０のループを４回繰返すことになる。

Ｍラインの転送が終了すると、設定さｔたＮ値およびサ
ンプリングカウンタ３４のカウント値Ｃより得られるア
クセスラインの書換えサイクル中の転送ライン数Ｐをス
テップ５２１９で参照し、“Ｏ”ならばアクセスライン
の書換えサイクルを省略し、ステップ５２０３へ移って
再び全面リフレッシュサイクルを行う。一方、ステップ
５２１９でＰが“０”でなければアクセスラインの書換
えサイクルを実行するためのステップ５２１１へ移る。

ステップ５２１１ではＲＥＦ／ＡＣ５を“Ｏ”にしてア
クセスラインの書換えサイクルが行われるようにする。

また、スイッチＳｌとスイッチＳ２とのそれぞれの接続
状態を逆転させ、ＦＩＦＯのアドレスサンプリングとラ
インアドレス出力の役目を逆にする。次に、ステップ５
２ｉ２でアクセスラインの書換えサイクル中の転送ライ
ン数を数えるために、再びカウンタ値ＬＮを”Ｏ”にし
てお（。ステップ５２１３ではＦＩＦＯ（Ａ）　３Ｂま
たはＦＩＦＯ（Ｂ）３７のいずれか一方からサンプリン
グしたアドレスを読出す。

ステップ５２１５ではＨＳＹＮＣが来るのを待ち、入来
した場合にはステップ３２１６で先程読出したアドレス
のラインのデータをＦＬＣＤ２６へ転送する。次に、ス
テップ５２１７でラインの転送が２９１２分終了したか
どうか判定する。すなわち、ＬＮがＰより小さければス
テップ３２１８へ移り、ＬＮを＋１歩進してステップ５
２１３へ戻るようにし、これを２９１２分終了するまで
繰返す。Ｐ＝４である場合にはステップ３２１３〜５２
１８のループを４回繰返すことになる。

そして、Ｐライン終了すると再び全面リフレッシュサイ
クルを実行するべく、ステップ５２０３へ戻る。

以上述べてきたように、ビデオメモリ４１の内容を表示
するのは、ステップ５２０３から５２０８までの全面リ
フレッシュサイクルと、ステップ５２１１がら５２１７
までのアクセスラインの書換えサイクルを繰返し、アド
レスカウンタ３８にキャリーが生じたときに全面リフレ
ッシュサイクルのラインを先頭に戻して信号を初期化す
ることで行われる。一方、ＣＰＵＩＩは表示した内容を
得るために、上記表示動作とは独立にビデオメモリ４１
からデータを読出したり書込んだりすれば良いわけであ
る。

以上述べてきたようにビデオメモリ４１からデータを読
出してＦＬＣＤ２６へ転送するのはコマンド解釈も不要
であり、比較的簡単な回路で構成できるのみならず、グ
ラフィックプロセッサ等を設けてコマンド解釈を行って
表示制御を行うよりも廉価に実現可能であり、システム
全体のコストダウンを図りながら性能の向上も可能であ
る。

（第２実施例） 第２図においては、サンプリングアドレスの記憶手段と
してＦＩＦＯを用いたが、第８図に示したように、サン
プリングアドレスの記憶手段としてＳＲＡＭ等を用いて
アドレス制御を行うことで、第９図に示したようにサン
プリングしたアドレスのうち古いアドレスを捨てて最新
のアドレスを転送できるようにすることも可能である。

ここでは、第２図と第６図に対して、第８図と第９図で
変更のある部分についてのみ説明する。

第８図において、本例ではＦＩＦＯ（Ａ）３６．ＰＩＦ
Ｏ（Ｂ）３７の代わりに、ランダムアクセス可能なＳＲ
ＡＭ（Ａ）１４５およびＳＲＡＭ　（Ｂ１１４６を配設
し、ＳＲＡＭのアドレスを制御するアドレスコントロー
ラ１４７を設けている。そして、サンプリングカウンタ
３４からの出力値Ｃに従って、例えば第１表より得られ
る転送ライン数分高力できるようにアドレッシングされ
る。例えば、サンプリングアドレスの書込みアドレスを
“Ｏ″→”１″−２″−”３″→“４”→“５”のよう
に変化させ、転送ライン数が４ラインだとするとＳＲＡ
Ｍからの読出しアドレスを“２”から開始し、例えば“
２”−“３”−“４”→“５”と変化させるわけである
。このとき、次のアドレスサンプリング期間の開始で書
込みアドレスを“Ｏ”に戻して古いアドレス情報を捨て
るようにすることになるのであるから、ＳＲＡＭとして
は一周期内で必要最小限の情報を記憶できる容量を持っ
たＳＲＡＭを準備すれば良い。

第９図の例では、ＳＲＡＭ（Ａ）　１４５にアドレスサ
ンプリングされたＬＬ、Ｌ２．Ｌ３．Ｌ４．Ｌ５の内、
最新の４ラインであるＬ２．　Ｌ３．　Ｌ４．　Ｌ５が
アクセスライン書換えサイクルで転送される。また、次
のＳＲＡＭ（Ａ）　１４５のアドレスサンプリング期間
中にサンプリングされたＬ７．　Ｌ８．　Ｌ９の内、最
新の２ラインであるＬ８．Ｌ９がアクセスライン書換え
サイクルで転送される。

ＦＩＦＯの場合、書込んだ順番に読出しを行い、アドレ
ス制御を外から行う必要が無いためにコンパクトに構成
できるが、この例で示すように最新の情報を読出したい
場合は、ダミーの読出し動作を行う必要があり、ＳＲＡ
Ｍで構成する方が制御し易い。また、ＳＲＡＭのアドレ
ス制御を適切に行うことでＦＩＦＯのようにも動作させ
ることもでき、さらに例えば上述において”５″→“４
”→“３”→“２”のように逆方向に読出しを行うこと
もできるので、サンプリングしたアドレスに対する出力
アドレスの自由度が大きい。すなわち、アクセスされた
アドレスの古い方に意味があるか、新しい方に意味があ
るかは、場合によっても変わるであろうし、−概にどち
らが適当かとは言えず、また読出し順序もハードウェア
構成を有利にすることに関与することもあるから、ＳＲ
ＡＭを用いた構成ではその場に応じて適当と思われるも
のを選べるようになる。

（その他） なお、本発明は、以上述べた実施例にのみ限られること
なく、本発明の趣旨を逸脱しない範囲で適宜の変形が可
能であるのは勿論である。

例えば、上例では、■基本的にリフレッシュサイクルと
部分書換えサイクルとを交互に行うようにし、■またそ
れらサイクルの繰返し周期（Ｔ、＋Ｔ、）を可変とする
とともに両サイクルの割合を設定可能とし、■さらに部
分書換えのサイクルをアクセスライン数等に応じて調整
するようにしたが、これらすべてを行うものでなくても
よい。また、これら■〜■を一連のシーケンスにて行う
のではなく、所望に応じていずれかのモードが適宜選択
されて実行されるようにしてもよい。

さらに、上例では設定されたＮ値をそれぞれ上限値とし
たＰ値のテーブル群を設けたが、上記■での設定と■で
の調整との関係は適切に定めることができる。例えば設
定されたＮ値をそれぞれ中程度の値としたＰ値のテーブ
ル群を設けるようにしてもよい。また、カウント値Ｃと
Ｐ値とのテーブルを単一のものとし、例えばその最大の
Ｐ値に対応してステップ５２００Ａでは温度等に基づ（
適切なＭ値のみを定めるようにしても、Ｔａ＋Ｔｂの期
間およびＴ、とＴｌ、との比率が変更できる。また、ア
クセスライン数を計数するのにサンプリングカウンタを
設ける代りに、ＦＩＦＯメモリが通常有する「フル」、
「ハーフ」、「エンプティｊ等のフラグを用いてアクセ
スライン数を知るようにしてもよい。

加えて、上側では温度情報のみに基づいて帰線期間でＣ
ＰＵＩＩが上記■の設定を行うようにしたが、当該設定
のタイミングは適宜窓めることができ、またｃｐｕｉｔ
によらずＦＬＣインタフェース２７側にそのような処理
を行う手段を設けて、動作（第７図）の過程で常にＭ、
Ｐの書換えが行われるものでもよい。また、そのような
温度情報のみならずその他の環境条件を考慮してもよ（
、これに代えて、あるいはこれとともにイメージ画像や
キャラクタ等の表示データ種類を考慮してもよい。

さらに、アクセスないしは表示の１単位は１ラインでも
よく、複数のラインでもよい。

［発明の効果］ 以上説明したように、本発明によれば、画面全体を順番
に書き換えるサイクルとＣＰＵ等ホスト側からアクセス
されたライ′ンを書き換えるサイクルとを時分割に交互
に行う手段を設けることで、部分書き込みするデータか
どうかの識別をコマンド等に応じて行う必要無く、一定
のリフレッシュレートな保つことができ、且つ書き換え
られたデータを直ちに表示することも可能になる。従っ
て、ＦＬＣデイスプレィを用いるシステムのソフトウェ
ア等の仕様を一切変更せずに、画面の表示を図形やカー
ソルの移動にも応答性高く追従させることができるよう
にもなり、さらにＦＬＣの特性を十二分に活用した良好
な表示を行うこともできる。また、システムからみたＣ
ＲＴとＦＬＣとの互換性も保たれる。しかも単純な回路
構成で実現されるので、廉価にして高速の表示制御を行
うことが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例の表示制御装置を組み込んだ
情報処理装置全体のブロック構成図、第２図は本発明の
一実施例としてのＦＬＣＤインターフェースの構成を示
すブロック図、第３図は第２図示のＦＬＣＤインターフ
ェースの基本的動作を説明するためのタイミングチャー
ト、第４図は第２図に示される同期制御回路の内部構成
例を示すブロック図、 第５図は第２図に示されるサンプリングカウンタの計数
動作を行なうための構成例を示すブロック図、 第６図は第２図示のＦＬＣＤＬＡＮインターフェース書
換え動作期間の調整の態様を例示するタイミングチャー
ト、 第７図は第２図示のＦＬＣＤインターフェースの動作手
順の一例を示すフローチャート、 第８図は本発明の他の実施例としてのＦＬＣＤインター
フェースの構成を示すブロック図、第９図は第８図示の
ＦＬＣＤインターフェースの動作を説明するためのタイ
ミングチャート、第１０図は従来のＣＲＴインターフェ
ースの構成を示すブロック図である。 １１・・・ＣＰＵ　　、 １２・・・アドレスバス、 １３・・・システムバス、 １４・・・ＤＭＡコントローラ、 １５・・・ＬＡＮインターフェース、 １６・・・ＬＡＮ、 １７・・・Ｉ１０装置、 １８・・・ハードディスク装置、 １９・・・フロッピーディスク装置、 ２０・・・ディスクインターフェース、２１・・・プリ
ンタ、 ２２・・・プリンタインターフェース、２３・・・キー
ボード、 ２４・・・マウス、 ２５・・・インターフェース、 ２６・・・ＦＬＣＤ　（ＦＬＣＤデイスプレィ）、２６
ａ・・・温度センサ、 ２７・・・ＦＬＣＤインターフェース、３１・・・アド
レスドライバ、 ３２・・・コントロールバスドライバ、３３、４３．４
４・・・データバスドライバ、３４・・・サンプリング
カウンタ、 ３５・・・アドレスセレクタ、 ３６・・・ＦＩＦＯ（Ａ）メモリ、 ３７・・・ＦＩＦＯ（Ｂ）メモリ、 ３８・・・アドレスカウンタ、 ３９・・・同期制御回路、 ４０・・・メモリコントローラ、 ４１・・・ビデオメモリ、 ４２・・・ドライバレシーバ、 Ｓｌ、Ｓ２．Ｓ３・・・スイッチ、 ３９０・・・メモリ、 ３９１・・・参照テーブル切換え部、 ３９３・・・カウンタ、 ・・・アドレスラッチ部、 ・・・比較回路、 ・・・ＳＲＡＭ（Ａ）、 ・・・ＳＲＡＭ　（Ｂ）、 ・・・アドレスコ ントローラ。 手続補正書坊式） 手続補正書 平成２年８月３０日

Claims (1)

1. 【特許請求の範囲】 １）画素の表示状態を部分的に変更可能な表示装置の表
   示制御装置において、前記表示装置の画面全体の表示を
   更新する期間と表示内容に変更のある部分のみを更新す
   る期間とを時分割に交互に行なう手段を具えたことを特
   徴とする表示制御装置。 ２）前記画面全体の表示を更新する期間においては、前
   記画面の一方の端部から対角線上の他方の端部までの画
   素を順番に変更することを特徴とする請求項１に記載の
   表示制御装置。 ３）前記表示内容に変更のある部分に関する情報を一定
   期間記憶する手段を具えたことを特徴とする請求項１に
   記載の表示制御装置。 ４）前記表示内容に変更のある部分のみを更新する期間
   においては、前記記憶手段に記憶された前記表示内容に
   変更のある部分に関する情報に従って前記画素の表示状
   態を変更するようにしたことを特徴とする請求項３に記
   載の表示制御装置。