JPH0473890B2 - - Google Patents
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- Publication number
- JPH0473890B2 JPH0473890B2 JP7926087A JP7926087A JPH0473890B2 JP H0473890 B2 JPH0473890 B2 JP H0473890B2 JP 7926087 A JP7926087 A JP 7926087A JP 7926087 A JP7926087 A JP 7926087A JP H0473890 B2 JPH0473890 B2 JP H0473890B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- stage
- output
- input terminal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 238000010586 diagram Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
「産業上の利用分野」
本発明はパソコンのスーパーインポーズ時の同
期合せ回路などの非同期信号に最も位相の合つた
クロツクを選択する高速クロツク選択回路に関す
るものである。
期合せ回路などの非同期信号に最も位相の合つた
クロツクを選択する高速クロツク選択回路に関す
るものである。
「従来の技術」
従来、例えば非同期の入力信号を入力し、この
入力信号に、90度ずつ位相のずれたクロツク信号
の中で最も位相の合つたクロツクを選択する同期
合せ回路として、第３図のような回路があつた。
入力信号に、90度ずつ位相のずれたクロツク信号
の中で最も位相の合つたクロツクを選択する同期
合せ回路として、第３図のような回路があつた。
これは、クロツク入力端子１，２，３，４に第
４図ａ，ｂ，ｃ，ｄに示すような90度ずつ位相の
ずれたクロツク信号をＤ型フリツプフロツプ回路
（以下Ｄ−FFという）５，６，７，８のCK端子
にそれぞれ入力しておき、また各Ｄ端子には入力
端子９から非同期の入力信号を入力しておく。各
Ｄ−FF５，６，７，８の各Ｑ端子はAND回路１
０，１１，１２，１３に結合されるとともに、自
己以外の他のＤ−FFをクリアさせるためNOR回
路１４，１５，１６，１７を介して他の各CLR
端子へ結合され、前記各AND回路１０，１１，
１２，１３はOR回路１８を介して出力端子１９
に結合される。
４図ａ，ｂ，ｃ，ｄに示すような90度ずつ位相の
ずれたクロツク信号をＤ型フリツプフロツプ回路
（以下Ｄ−FFという）５，６，７，８のCK端子
にそれぞれ入力しておき、また各Ｄ端子には入力
端子９から非同期の入力信号を入力しておく。各
Ｄ−FF５，６，７，８の各Ｑ端子はAND回路１
０，１１，１２，１３に結合されるとともに、自
己以外の他のＤ−FFをクリアさせるためNOR回
路１４，１５，１６，１７を介して他の各CLR
端子へ結合され、前記各AND回路１０，１１，
１２，１３はOR回路１８を介して出力端子１９
に結合される。
このような構成において、第４図のt1時に入力
端子９から第４図ｅのような入力信号が入力して
ＬからＨに変化したものとする。この変化から最
も近い時間に反転した第２のＤ−FF６のＱ端子
から、第４図ｂのようにこの第２のＤ−FF６の
もつデレイ時間d1をおいて出力し、これがさらに
NOR回路１４，１６，１７のデレイ時間d2をお
いてCLR端子へ入力して他の各Ｄ−FF５，７，
８をクリアさせ、そのため、第２のＤ−FF６だ
けがAND回路１１とOR回路１８を経てｈのよう
に出力させる。このとき、つぎの第３のＤ−FF
７のセツトアツプ時間はわずかT1だけとなる。
端子９から第４図ｅのような入力信号が入力して
ＬからＨに変化したものとする。この変化から最
も近い時間に反転した第２のＤ−FF６のＱ端子
から、第４図ｂのようにこの第２のＤ−FF６の
もつデレイ時間d1をおいて出力し、これがさらに
NOR回路１４，１６，１７のデレイ時間d2をお
いてCLR端子へ入力して他の各Ｄ−FF５，７，
８をクリアさせ、そのため、第２のＤ−FF６だ
けがAND回路１１とOR回路１８を経てｈのよう
に出力させる。このとき、つぎの第３のＤ−FF
７のセツトアツプ時間はわずかT1だけとなる。
「発明が解決しようとする問題点」
しかるに第３図の回路では、クロツク信号の立
上りからＤ−FF５，６，７，８のデレイd1と
NOR１４，１５，１６，１６回路のデレイd2を
加えた分（これをｘとする）だけ遅れて出力す
る。このことは、クロツク信号の1/4周期をｙと
したとき、このｙは少なくともｘより大きくなけ
ればならず、したがつて、クロツク信号の周波数
は1/4ｘ以上に上げることができず、高速クロツ
クの使用に限度が生じるという問題があつた。
上りからＤ−FF５，６，７，８のデレイd1と
NOR１４，１５，１６，１６回路のデレイd2を
加えた分（これをｘとする）だけ遅れて出力す
る。このことは、クロツク信号の1/4周期をｙと
したとき、このｙは少なくともｘより大きくなけ
ればならず、したがつて、クロツク信号の周波数
は1/4ｘ以上に上げることができず、高速クロツ
クの使用に限度が生じるという問題があつた。
「問題点を解決するための手段」
本発明は上述のような問題点を解決するために
なされたもので、前段に対して非同期の入力信号
の１／Ｎの周期の位相差遅れを有するクロツクが
入力されたＤ型フリツプフロツプ回路（以下Ｄ−
FFと略す）と、このＤ−FFの反転の可否を制御
する反転制御用NOR回路と、Ｄ−FFの出力の
可否を制御する出力制御用NOR回路と、この出
力制御用NOR回路の出力により前記クロツク信
号の通過を制御するAND回路とからなる回路を
並列にＮ段設け、それぞれのＤ−FFのＤ入力端
子にインバータを介して当該非同期の入力信号を
入力してなるものである。
なされたもので、前段に対して非同期の入力信号
の１／Ｎの周期の位相差遅れを有するクロツクが
入力されたＤ型フリツプフロツプ回路（以下Ｄ−
FFと略す）と、このＤ−FFの反転の可否を制御
する反転制御用NOR回路と、Ｄ−FFの出力の
可否を制御する出力制御用NOR回路と、この出
力制御用NOR回路の出力により前記クロツク信
号の通過を制御するAND回路とからなる回路を
並列にＮ段設け、それぞれのＤ−FFのＤ入力端
子にインバータを介して当該非同期の入力信号を
入力してなるものである。
なお、初段の前段は最終段である。
「作用」
例えば90度の位相差を有する４段のＤ−FFの
うち、入力信号に最も近いクロツク信号が第２段
のＤ−FFのＤ端子に入力したものとする。この
入力信号で第２段のＤ−FFは、あるデレイをも
つて反転し、この反転出力がさらに出力制御用
NOR回路のもつデレイをもつて、反転制御用
NOR回路を介して初段のＤ−FFのＤ端子に入力
し、この初段のＤ−FFの反転を阻止する。第３
段、第４段のＤ−FFは入力信号で反転するが、
出力制御用NOR回路で出力を阻止される。その
ため、初段のＤ−FFがつぎに反転するのは、つ
ぎのクロツク信号の立上りであり、したがつて、
一周期の余裕がある。このことは逆に、一周期が
Ｄ−FFや出力制御用NOR回路のデレイを越えな
い範囲で周波数を高めることが可能で、しかも、
これらの時間的なセツトさえすれば回路上の調整
なしで正確に作動する。
うち、入力信号に最も近いクロツク信号が第２段
のＤ−FFのＤ端子に入力したものとする。この
入力信号で第２段のＤ−FFは、あるデレイをも
つて反転し、この反転出力がさらに出力制御用
NOR回路のもつデレイをもつて、反転制御用
NOR回路を介して初段のＤ−FFのＤ端子に入力
し、この初段のＤ−FFの反転を阻止する。第３
段、第４段のＤ−FFは入力信号で反転するが、
出力制御用NOR回路で出力を阻止される。その
ため、初段のＤ−FFがつぎに反転するのは、つ
ぎのクロツク信号の立上りであり、したがつて、
一周期の余裕がある。このことは逆に、一周期が
Ｄ−FFや出力制御用NOR回路のデレイを越えな
い範囲で周波数を高めることが可能で、しかも、
これらの時間的なセツトさえすれば回路上の調整
なしで正確に作動する。
「実施例」
以下、本発明の一実施例を図面に基づき説明す
る。
る。
第１図において、９は入力情報である非同期の
入力信号の入力端子、２０はインバータ、１，
２，３，４は第２図ａ，ｂ，ｃ，ｄに示すような
90度ずつの位相差を有するクロツク信号入力端
子、５，６，７，８はそれぞれ初段、第２段、第
３段、最終段のＤ型フリツプフロツプ回路（以
下、Ｄ−FFという）である。なお、説明中、初
段に対する前段は最終段とする。２１，２２，２
３，２４は前段のＤ−FFの反転を阻止するため
の反転制御用NOR回路、２５，２６，２７，２
８は反転したＤ−FFの出力を阻止する出力制御
用NOR回路、１０，１１，１２，１３はAND回
路、１８はOR回路、１９は出力端子である。
入力信号の入力端子、２０はインバータ、１，
２，３，４は第２図ａ，ｂ，ｃ，ｄに示すような
90度ずつの位相差を有するクロツク信号入力端
子、５，６，７，８はそれぞれ初段、第２段、第
３段、最終段のＤ型フリツプフロツプ回路（以
下、Ｄ−FFという）である。なお、説明中、初
段に対する前段は最終段とする。２１，２２，２
３，２４は前段のＤ−FFの反転を阻止するため
の反転制御用NOR回路、２５，２６，２７，２
８は反転したＤ−FFの出力を阻止する出力制御
用NOR回路、１０，１１，１２，１３はAND回
路、１８はOR回路、１９は出力端子である。
以上のような回路構成における作用を説明す
る。
る。
第２図におけるt1時に非同期入力信号が入力端
子９に入力し、インバータ２０で反転して第２図
ｅのように、反転制御用NOR回路２１，２２，
２３，２４の一方の入力端子にＬ信号が入力す
る。これらの反転制御用NOR回路２１，２２，
２３，２４には、出力制御用NOR回路２６，２
７，２８，２５からもそれぞれＬ信号が入力して
いるので、Ｄ−FF５，６，７，８のＤ端子にＨ
信号が入力する。これらのＤ−FF５，６，７，
８のうち、第２段のＤ−FF６にt1時から数えて
最も早くクロツク信号が入力するので、この第２
段のＤ−FF６は自らのデレイD1をもつてＱ出力
が第２図ｆのようにＬに反転する。
子９に入力し、インバータ２０で反転して第２図
ｅのように、反転制御用NOR回路２１，２２，
２３，２４の一方の入力端子にＬ信号が入力す
る。これらの反転制御用NOR回路２１，２２，
２３，２４には、出力制御用NOR回路２６，２
７，２８，２５からもそれぞれＬ信号が入力して
いるので、Ｄ−FF５，６，７，８のＤ端子にＨ
信号が入力する。これらのＤ−FF５，６，７，
８のうち、第２段のＤ−FF６にt1時から数えて
最も早くクロツク信号が入力するので、この第２
段のＤ−FF６は自らのデレイD1をもつてＱ出力
が第２図ｆのようにＬに反転する。
すると出力制御用NOR回路２６はデレイD2を
もつてｇのようにＨになり、このＨ信号で反転制
御用NOR回路２１からデレイD3をもつて初段の
Ｄ−FF５のＤ端子に入力してこの初段のＤ−FF
５が反転しないように制御される。そのため、初
段のＤ−FF５はつぎのクロツク信号の立上りの
t2時までセツトアツプされる。第３段、第４段の
Ｄ−FF７，８はともにｉ，ｊのように反転する
が、第２段、第３段のＤ−FF６，７のＱ出力が
Ｈのため、出力制御用NOR回路２７，２８はゲ
ートを閉じ出力を阻止する。初段のＤ−FF５の
セツトアツプ後に、第２図ｌのように第２段に入
力されたクロツク信号が出力する。
もつてｇのようにＨになり、このＨ信号で反転制
御用NOR回路２１からデレイD3をもつて初段の
Ｄ−FF５のＤ端子に入力してこの初段のＤ−FF
５が反転しないように制御される。そのため、初
段のＤ−FF５はつぎのクロツク信号の立上りの
t2時までセツトアツプされる。第３段、第４段の
Ｄ−FF７，８はともにｉ，ｊのように反転する
が、第２段、第３段のＤ−FF６，７のＱ出力が
Ｈのため、出力制御用NOR回路２７，２８はゲ
ートを閉じ出力を阻止する。初段のＤ−FF５の
セツトアツプ後に、第２図ｌのように第２段に入
力されたクロツク信号が出力する。
前記実施例では、反転制御用NOR回路とＤ−
FFと出力制御用NOR回路とAND回路を４段設
けて90度の位相差の４つのクロツク信号を用いた
が、６段設けて60度の位相差の６つのクロツク信
号とすることもできる。
FFと出力制御用NOR回路とAND回路を４段設
けて90度の位相差の４つのクロツク信号を用いた
が、６段設けて60度の位相差の６つのクロツク信
号とすることもできる。
「発明の効果」
本発明は上述のように構成したので、回路にデ
レイがあつてもセツトアツプを遅らすことによつ
て、デレイを越えない範囲でクロツク周波数を高
めることができる。ちなみに従来に比し２〜３倍
の高速クロツクが使用できる。
レイがあつてもセツトアツプを遅らすことによつ
て、デレイを越えない範囲でクロツク周波数を高
めることができる。ちなみに従来に比し２〜３倍
の高速クロツクが使用できる。
また、回路構成が簡単で、何らの調整をも必要
としなくとも極めて正確に作動する。
としなくとも極めて正確に作動する。
第１図は本発明による高速クロツク選択回路の
一実施例を示すブロツク図、第２図は第１図のタ
イムチヤート、第３図は従来回路のブロツク図、
第４図は第３図のタイムチヤートである。 １，２，３，４……クロツク入力端子、５，
６，７，８……Ｄ型フリツプフロツプ回路、９…
…信号入力端子、１０，１１，１２，１３……
AND回路、１４，１５，１６，１７……NOR回
路、２１，２２，２３，２４……反転制御用
NOR回路、２５，２６，２７，２８……出力制
御用NOR回路、１８……OR回路、１９……出力
端子、２０……インバータ。
一実施例を示すブロツク図、第２図は第１図のタ
イムチヤート、第３図は従来回路のブロツク図、
第４図は第３図のタイムチヤートである。 １，２，３，４……クロツク入力端子、５，
６，７，８……Ｄ型フリツプフロツプ回路、９…
…信号入力端子、１０，１１，１２，１３……
AND回路、１４，１５，１６，１７……NOR回
路、２１，２２，２３，２４……反転制御用
NOR回路、２５，２６，２７，２８……出力制
御用NOR回路、１８……OR回路、１９……出力
端子、２０……インバータ。
Claims (1)
- 【特許請求の範囲】 １ 非同期の入力信号の１周期の１／Ｎ（Ｎは正
の整数）の位相差遅れをそれぞれ有するＮ個のク
ロツク信号のうち、当該入力信号と最も位相の近
いクロツク信号を選択する回路において、 反転制御用NOR回路と、この反転制御用NOR
回路の出力がＤ入力端子に接続されたＤ型フリツ
プフロツプ回路と、このＤ型フリツプフロツプ回
路の出力端子が一方の入力端子に接続された出
力制御用NOR回路と、このNOR回路の出力が一
方の入力端子に接続されたAND回路とからなる
回路を並列にＮ段設け、 当該入力信号をインバータ回路を介してＮ個の
前記反転制御用NOR回路の一方の入力端子に接
続し、 初段からＮ−１段目の前記反転制御用NOR回
路の他方の入力端子に、隣接する後段の出力制御
用NOR回路の出力を接続し、 最終段の前記反転制御用NOR回路の他方の入
力端子に初段の出力制御用NOR回路の出力を接
続し、 初段の前記出力制御用NOR回路の他方の入力
端子に最終段のＤ型フリツプフロツプ回路のＱ出
力端子を接続し、 ２段目から最終段の前記出力制御用NOR回路
の他方の入力端子に、隣接する前段のＤ型フリツ
プフロツプ回路のＱ出力端子を接続し、 前記Ｄ型フリツプフロツプ回路のCK入力端子
と前記AND回路の他方の入力端子に、初段は最
終段に対して、２段目から最終段は前段に対し
て、前記非同期の入力信号の１周期の１／Ｎの位
相差遅れを有するクロツクを接続してなることを
特徴とする高速クロツク選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7926087A JPS63245114A (ja) | 1987-03-31 | 1987-03-31 | 高速クロツク選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7926087A JPS63245114A (ja) | 1987-03-31 | 1987-03-31 | 高速クロツク選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63245114A JPS63245114A (ja) | 1988-10-12 |
| JPH0473890B2 true JPH0473890B2 (ja) | 1992-11-24 |
Family
ID=13684885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7926087A Granted JPS63245114A (ja) | 1987-03-31 | 1987-03-31 | 高速クロツク選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63245114A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02206219A (ja) * | 1989-02-06 | 1990-08-16 | Matsushita Electric Ind Co Ltd | タイミング信号発生回路 |
-
1987
- 1987-03-31 JP JP7926087A patent/JPS63245114A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63245114A (ja) | 1988-10-12 |
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