JPH0474892B2 - - Google Patents

Description

【発明の詳細な説明】 この発明はデイジタル機器に用いられる発振回
路に関し特に絶縁ゲート型電界効果トランジスタ
（以下MISFETと称す）によつて構成される発振
回路に関する。

デイジタル機器に用いられる発振回路として例
えば第１図のリングオシレーターや第２図の非安
定マルチバイブレーターのような回路が従来より
公知である。

第１図のリングオシレーターは、インバーター
１および３と、容量素子２および４とより成る遅
延回路の出力信号をインバーター５により反転し
たのち遅延回路の入力信号として再び使用する事
により発振させるようにされた回路である。

第２図の発振回路は、抵抗素子６および容量素
子４により定まる時間間隔毎にフリツプフロツプ
の状態を反転するような、非安定マルチバイブレ
ーターである。

上記のような発振回路をMISFET、半導体基
板への不純物拡散によつて形成された抵抗（以下
単に拡散抵抗と称す）および、MISFETのゲー
ト絶縁膜として半導体基板上に形成された絶縁膜
を利用した容量（以下単にゲート容量と称す）な
どを用いて半導体集積回路として構成した場合、
MISFETの電流の電源電圧依存性が大きい事、
MISFETのインピーダンス又はしきい値電圧V_th
は製造上のバラツキが大きい事、および拡散層の
深さや不純物濃度のバラツキのため拡散抵抗の抵
抗値のバラツキが大きい事などにより、回路の発
振周波数の変動およびバラツキが大きくなるとい
う問題が生じる。

又、抵抗素子、容量素子等を集積回路の外付け
部品として発振の安定化を計ると部品点数の増
大、集積回路の入出力として使用可能な端子数の
減少という別の問題が生じる。

本発明は上記欠点を除去するためになされたも
のであり、その目的とするところは、電源電圧の
変化に基づく発振周波数の変動およびMISFET
のインピーダンスはしきい値電圧V_thの製造上の
バラツキなどによる発振周波数のバラツキを減少
させ、かつ外付け部品を不要とした集積回路化さ
れるのに適した発振回路を得る事にある。

以下図面に基づいてこの発明を説明する。

第３図は、本発明に係る発振回路の概略構成を
示す。図において、１１は容量Ｃを一定速度で放
電（充電）するための定電流回路、１２は上記容
量Ｃの一方の端子の電位が入力電圧とされたシユ
ミツトトリガ回路、１３は容量Ｃへの充放電経路
を切り換えるためのスイツチ回路である。

先ず、この回路の動作を簡単に説明する。

初めに、容量Ｃが充電される前の状態、すなわ
ち、ノードN₂の電位の低い状態を考える。この
とき、シユミツトトリガ回路１２の出力はロウレ
ベルであつて、スイツチMISFETS₁がインバー
ター１４を介してオンされ、かつスイツチ
MISFETS₂がオフされている。そのため、容量
ＣはスイツチMISFETS₁を介して、電源電圧V_DD
により充電され、ノードN₂の電位が上昇する。
そして、ノードN₂の電位がある値V_H以上になる
と、シユミツトトリガ回路１２の出力がハイレベ
ルに変化される。すると、スイツチMISFETS₁
がオフされ、S₂がオンされる。そのため、容量Ｃ
の充電電荷が、定電流回路１１によつて一定の速
度で放電され、ノードN₂の電位が降下する。ノ
ードN₂の電位がある値V_L以下になると、シユミ
ツトトリガ回路１２の出力がロウレベルに変化し
て、容量Ｃが再び充電される。

このようにして、振幅V_H〜V_Lを有する発振信
号が出力される。このときの、振幅範囲V_H〜V_L
は、シユミツトトリガ回路のヒステリシス特性に
よつて決定される。

次に、本発明の主要部を構成する上記定電流回
路１１の詳細を説明する。

この定電流回路１１は、抵抗素子Ｒと、第１の
しきい値電圧V_th1を持つ第１のMISFETQ₁と、
第２のしきい値電圧V_th2を持つ第２の
MISFETQ₂とを有する。

なお、以下の記述では、説明の簡明さを保つた
め、低電位側に共通電位GND、高電位側を電源
電圧V_DDとし、Ｎチヤンネル型または相補型の
MISFET回路を示す。また、第１のしきい値電
圧V_th1は高い値を持つエンハンスメント型のＮ型
MISFETのしきい値電圧、第２のしきい値電圧
V_th2は低い値を持つエンハンスメント型のＮ型
MISFETのしきい値電圧とする。

上記定電流回路１１は、第１のMISFETQ₁と
ゲート端子とドレイン端子および第２の
MISFETQ₂のゲート端子が、抵抗素子Ｒの一方
の端子に接続されている。抵抗素子Ｒの他方の端
子は電源電圧V_DDに接続され、MISFETQ₁とQ₂
のソース端子はそれぞれGNDに接続されている。

上記抵抗素子ＲとMISFETQ₁との接続ノード
N₁の電圧をV₁とすると、MISFETQ₁を流れる電
流I_Bは、次式により表わされる。

I_B＝β₁／２（V₁−V_th1）² 従つて、V₁＝V_th1＋√2_{B 1} …(1) ここで、β₁はMISFETQ₁のコンダクタンスを
表わす定数で、キヤリアの移動度をμ、絶縁膜の
誘電率をε_OX，絶縁膜の厚さをt_OX，MISFETQ₁の
チヤンネル幅をW₁、チヤンネル長をL₁とすると
β₁＝μ・ε_OX／t_OX・W₁／L₁で表わされる。

一方、上記MISFETQ₂のドレイン端子にV₁−
V_th2より高い電圧が印加されると、MISFETQ₂
は飽和領域動作となり、MISFETQ₂を流れる電
流I_Dは次式で表わされる。

I_D＝β₂／２（V₁−V_th2）² …(2) ただし、β₂＝μ・ε_OX／t_OX・W₂／L₂，W₂，L₂は MISFETQ₂のチヤンネル幅とチヤンネル長であ
る。

上記(2)式に(1)式を代入すると、 I_D＝β₂／２（V_th1＋√2_{B 1}−V_th2）となる。こ こで、V_th1−V_th2≫√2_{B 1}となるように回路定
数を選ぶと、 I_D≒β₂／２（V_th1−V_th2）² …(3) となり、しきい値電圧V_th1とV_th2の差およびβ₂の
値により電流値I_Dが決定されることがわかる。

従つて、安定なしきい値電圧V_th1とV_th2の差を
得ることができれば、しきい値電圧V_thのバラツ
キにあまり影響されない定電流回路を得ることが
できる。しかして、安定したしきい値電圧の差
（V_th1−V_th2）を得る方法としては、チヤンネル
領域へのイオン打込み量の異なる２つの
MISFETを用いる方法、あるいは、ゲート電極
に異なる導体（例えばＮ型シリコンゲートとＰ型
シリコンゲート）を用いた２つのMISFETを使
用する方法等が、従来知られている。故に、これ
らの方法を適用することにより安定した定電流回
路を得ることができる。

第４図は上記定電流回路の他の実施例を示す。
この回路は相補型MISFETにより構成されてい
る。すなわち、Ｎ型MISFETQ₁，Q₂およびＰ型
MISFETQ₃とにより、基本となる電流源が、ま
たＰ型MISFETQ₄とQ₅によりカレントミラー回
路が、それぞれ構成されている。

上記回路では、MISFETQ₅を飽和領域で動作
させることにより、MISFETQ₅に流される電流
はMISFETQ₄とMISFETQ₅の寸法比により決定
されるようになる。また、MISFETQ₂と
MISFETQ₄のソースとドレイン端子が直列に接
続されているので、MISFETQ₂とQ₄を流れる電
流は等しい。

従つて、MISFETQ₅に流される電流は、
MISFETQ₂に流される電流の値および
MISFETQ₄とQ₅の寸法比によつて、その値が定
まる。

さらに、MISFETQ₁をバイアスする電流を一
定に保つため、MISFETQ₃とQ₄の間も同様にカ
レントミラー回路構成にされている。これによつ
て、電流源の動作が電源電圧V_DDの変動に影響さ
れず安定するようになる。

しかも、第４図の回路では、MISFETQ₄のゲ
ートとソースが共通に接続されているため、
MISFETQ₄は必ず飽和領域で動作する。そして、
この共通接続点の電圧がMISFETQ₅のゲートに
印加されているのでMISFETQ₄のチヤネル幅お
よびチヤネル長を適当な値に設定する事により
MISFETQ₅が飽和領域で動作するのに要求され
るソースドレイン間の電圧が、MISFETQ₂を飽
和領域動作させるために必要なソースドレイン間
の電圧に比べて少なくて済むようになる。

次に第５図は第３図の発振回路におけるシユミ
ツトトリガ回路１２の具体的な回路例を示す。こ
れらの回路は、MISFETの持つ第１のしきい値
電圧V_th1および第２のしきい値電圧V_th2により定
まるある電圧値をしきい値として、その状態を変
える一種のフリツプフロツプ回路により構成され
ている。

第５図１および２は、論理しきい値の異なるイ
ンバータ６および７の出力をフリツプフロツプ回
路８の入力としたものを示す。また、第５図３は
フリツプフロツプ回路８を、しきい値電圧の異な
るMISFETを使用して構成したものを示す。な
お、第５図１および３の回路はＮ型MISFETに
よつて、また第５図２の回路は相補型MISFET
によつて構成されている。

第５図１の回路においては、インバータ６およ
び７の入力電圧V_io1，V_io2が出力電圧と等しくな
る値（論理しきい値）V_TH1，V_TH2にある場合に
は、MISFETQ₁₃とQ₁₄にそれぞれ流れる電流i₁₂，
i₁₄は次式によつて表わされる。

i₁₂＝β₁₂／２（V_io1−V_th1）² ＝β₁₂／２（V_TH1−V_th1）² i₁₄＝β₁₄／２（V_io2−V_th2）² ＝β₁₄／２（V_TH2−V_th2）² ここで、β₁₂，β₁₄はMISFETQ₁₂とQ₁₄のコンダ
クタンスを表わす定数、V_th1はMISFETQ₁₂のし
きい値電圧、V_th2はMISFETQ₁₄のしきい値電圧
である。

上式において、電流i₁₂，i₁₄およびコンダクタ
ンスを表わす定数β₁₂，β₁₄がそれぞれ等しくなる
ように、負荷MISFETQ₁₁，Q₁₃および
MISFETQ₁₂，Q₁₄を設計すると、上式より、i₁₂
＝i₁₄，β₁₂＝β₁₄とおくことにより次式が成立す
る。

V_TH1−V_th1＝V_TH2−V_th2 故に、V_TH1−V_TH2＝V_th1−V_th2 この結果から、２つのインバータ６と７の論理
しきい値の差電圧（V_TH1−V_TH2）を、MISFET
の素子しきい値電圧の差電圧（V_th1−V_th2）と等
しくできることが分かる。

第５図２および３の回路においても、同様に、
各MISFETの定数を適当に選ぶことにより、論
理しきい値の差電圧をMISFETのしきい値電圧
の差電圧と等しくすることができる。

従つて、回路のしきい値の差電圧を、
MISFETのしきい値電圧のバラツキに影響され
ないようにすることができる。

従つて、シユミツトトリガ回路１２のしきい値
の差電圧すなわち、回路のヒステリシスを、
MISFETの素子しきい値電圧の差に対応して正
確に設定することができる。

なお、第５図３は、同図１，２におけるインバ
ータ６と７を省略して、MISFETQ₁₅〜Q₁₈によ
りANDゲートおよびNORゲートからなるフリツ
プフロツプ回路８が構成されている。そして、こ
のフリツプフロツプ回路内に、しきい値電圧の差
を利用して回路の論理しきい値を決定するための
構成が適用されている。

第６図は第３図の回路において、容量Ｃに蓄え
られた電荷が、定電流回路１１によつて放電され
る時の容量Ｃの端子間電圧V_Cの変化を示す。

容量Ｃに蓄えられた電荷が定電流I_Cで放電され
る場合、放電前の電圧V_HがV_Lになるまでに要す
る時間Ｔは次式で表わされる。

Ｔ＝Ｃ・（V_H−V_L）／I_C しかして、前述したように容量Ｃに対する充放
電の切換えを、前記シユミツトトリガ回路１２を
用いて行なうことにより、容量Ｃの端子間電圧の
振幅を、MISFETのしきい値電圧V_th1−V_th2に制
限することができる。

この場合、放電時間ＴはＴ＝Ｃ・（V_th1−
V_th2）／I_Cとなる。

ここで、上記容量ＣとしてMISFETのゲート
容量を用いた場合には、ゲート容量の面積をＳと
すると、Ｃ＝ε_OX／t_OX・Ｓとなる。また、電流I_Cは前 記(3)式のI_Dと等しいので、I_C＝β₂／２（V_th1−V_th2）
² となる。β₂＝μ・ε_OX／t_OX×W₂／L₂であるから、これ
ら を上記放電時間Ｔ表わす式に代入すると、 Ｔ＝ε_OX・Ｓ（V_th1−V_th2）／t_OX／με_OX・W₂（V_th
1−V_th2）²／2t_OX・L₂＝2S／μ（V_th1−V_th2）W₂／L₂ となる。この式より、時間Ｔは移動度μ，
MISFETQ₂の幾何寸法W₂／L₂，ゲート容量の面
積Ｓ，しきい値電圧V_th1−V_th2により定まること
が分かる。

従つて、幾何寸法であるW₂，L₂およびＳを、
加工精度に対し充分に余裕のある値とし、また、
MISFETのゲート電極に異なる導体を用いる方
法等によつて、安定したしきい値電圧の差（V_th1
−V_th2）を実現することができる。これにより、
時間Ｔのバラツキは、ほぼ移動度μのバラツキだ
けで決定されるようになる。そのため、時間Ｔの
精度が向上される。

また、第３図において、容量Ｃとしてゲート容
量を使用し、このゲート容量に対する充放電を、
前記定電流回路１１を用いて制御するとともに、
その電圧振幅を前記シユミツトトリガ回路１２を
用いてMISFETのしきい値電圧差（V_th1−V_th2）
に制限することにより、周期の極めて安定した発
振回路が得られる。

第７図は、第４図に示す定電流回路と、第５図
２のシユミツトトリガ回路を用いた発振回路のよ
り具体的な実施例を示す。回路は相補型
MISFETにより構成されている。なお、図面で
は、基板電位の接続を省略しているが、これは、
第４図、第５図２と同様である。

この実施例では、MISFETQ₁，Q₂およびQ₃に
より定電流源が構成され、MISFETQ₄，Q₅，
Q₆，Q₇，Q₁₀からなるカレントミラー回路を介し
てMISFETQ７およびQ₁₀に流される電流を上記
定電流源によつて制御することにより、ゲート容
量Ｃの充電電流および放電電流が一定の値に保た
れている。

以下、第７図の回路の動作を第８図のタイミン
グチヤートを用いて説明する。

ゲート容量からなるコンデンサＣの電圧V_Cが、
MISFETQ₁₃，Q₁₄よりなるインバーター７の論
理しきい値V_TH2よりも低くなると、上記インバー
タ７の出力R_io信号は“１”レベル（“Ｈ”レベル
となる。また、出力R_io信号が“１”レベルにな
ると、ゲート回路１６およびインバータ１５によ
り構成されたフリツプフロツプ８の出力RRS_put
が“０”レベル（“Ｌ”レベル）になる。

RRS_putが“０”レベルになると、Ｐ型
MISFETQ₉がＮ、Ｎ型MISFETQ₈がFFさ
れ、ゲート容量ＣはＰ型MISFETQ₉およびQ₁₀を
通してV_DD側（“Ｈ”レベル側）へとチヤージさ
れ始め、コンデンサＣの電圧は上昇するコンデン
サＣの電圧が論理しきい値V_TH2を越え
MISFETQ₁₃，Q₁₄より成るインバータ７の出力
R_ioが“０”レベルにもどつても、MISFETQ₁₁，
Q₁₂より成るインバータ６の出力_ioおよびフリツ
プフロツプ８を構成するインバータ１５の出力が
“１”レベルになつているためフリツプフロツプ
８は状態をそのまま保ち、コンデンサＣはV_DD側
へと続けてチヤージされ、コンデンサの電圧は更
に上昇するコンデンサＣの電圧がMISFETQ₁₁，
Q₁₂より成るインバータ６の論理しきい値V_TH1を
越えるとインバータ６の出力信号S_ioが“０”レ
ベルとなるためフリツプフロツプ８はその状態を
反転し出力RRS_putは“１”レベルとなる。

RRS_putが“１”レベルになるとＰ型
MISFETQ₉がFF，Ｎ型MISFETQ₈がＮとな
り、ゲート容量ＣはＮ型MISFETQ₈およびQ₇を
通してGND側（“Ｌ”レベル側）へとデイスチヤ
ージされ始め、コンデンサＣの電圧は下降する。

コンデンサＣの電圧が論理しきい値V_TH1より低
くなりMISFETQ₁₁，Q₁₂より成るインバータ６
の出力_ioが“１”レベルにもどつてもインバー
ター１５の出力が“０”レベルとなつているた
め、フリツプフロツプ８は状態をそのまま保ちコ
ンデンサＣはGND側へと続けてデイスチヤージ
されコンデンサＣの電圧は更に下降する。コンデ
ンサＣの電圧が論理しきい値V_TH2より低くなると
初めに述べた状態にもどる。

上記動作のくり返しにより第７図の回路は発振
を続ける。

第９図は更に他の具体的な発振回路の実施例を
示す。この実施例では、第７図の発振回路に加え
て、更に発振の停止、再起動のための回路２０が
設けられている。

また、シユミツトトリガ回路１２におけるイン
バータ６と７が変更されている。つまり、このシ
ユミツトトリガ回路１２内部のインバータ６，７
が、第７図のように純粋なCMOSインバータに
より構成されていると、インバータのために高い
電源電圧V_DDが必要となる。そこで、第９図の回
路では、インバータを構成する負荷MISFETQ₁₁
とQ₁₃のゲートに、定電流回路１１のバイアス電
圧を供給させることにより、MISFETQ₁₁とQ₁₃
が定電流負荷として作用するようにされている。

これによつて、MISFETQ₁₁とQ₁₃を動作させ
るのに必要な電圧が低下し、インバータ６と７の
電源電圧を低くできるようになる。

一方、上記発振停止、再起動回路２０は、第９
図のように、コントロール信号P_Cによつてオン，
オフされるMISFETQ₂₁，Q₂₂，Q₂₃，Q₂₄と、
MISFETQ₂₁のドレイン電圧によつてオン，オフ
されるMISFETQ₂₅，Q₂₆と、電源電圧V_DDと定電
流回路のノードN₁との間に直列接続された
MISFETQ₂₇，Q₂₈とからなる。

回路に供給されるコントロール信号P_Cが、ハ
イレベルからロウレベルにされると、
MISFETQ₂₁がオフ、Q₂₂がオンされて、
MISFETQ₂₅とQ₂₆のゲート電位がV_DDレベルにさ
れる。これによつて、MISFETQ₂₅とQ₂₆がオン
されて、ノードN₁とノードN₃がグランドレベル
（OV）にされて、定電流回路を構成している
MISFETQ₁，Q₂，Q₆，Q₇がオフされる。また、
コントロール信号P_Cがロウレベルにされると、
MISFETQ₂₃がオンされて、ノードN₄がV_DDレベ
ルにされ、MISFETQ₃，Q₄，Q₅，Q₁₀さらに、
MISFETQ₁₁とQ₁₃がオフされる。これによつて、
発振回路の動作が停止されるとともに、コントロ
ール信号P_Cのロウレベルによつて、MISFETQ₂₄
がオンされて、ノードN₂の電位が電源電圧V_DDに
固定される。そのため、発振回路内には、フロー
テイング状態にされるノードがなくなり、回路の
誤動作が防止される。

次に、コントロール信号P_Cがロウレベルから
ハイレベルにされると、MISFETQ₂₁がオンさ
れ、MISFETQ₂₃〜Q₂₆がオフされ、発振の準備
がなされる。

しかして、このままでは、MISFETQ₁〜Q₄が
オフされたままになつて、発振が開始されない。
そこで、電源電圧V_DDとノードN₁′との間に直列
接続されたMISFETQ₂₇とQ₂₈が、発振開始時に、
MISFETQ₁に強制的に電流を流してノードN₁の
電位を引き上げて定電流回路１１を起動させる。

つまり、コントロール信号P_Cがハイレベルに
されると、Ｐ型のMISFETQ₂₈がオンされる。し
かし、コントロール信号P_Cがハイレベルになり、
MISFETQ₂₃がオフした後も、MISFETQ₃，Q₄
およびＮ型のMISFETQ₂₇のゲート電位は、しば
らくの間、V_DDの状態にある。従つて、
MISFETQ₂₇はオン状態を維持する。すると、
MISFETQ₂₇，Q₂₈を通つて、MISFETQ₁に電流
が流されるようになり、ノードN₁の電位が上昇
する。

これによつて、定電流回路１１が起動されるよ
うになる。また、ノードN₁の電位が上昇すると、
オンされているMISFETQ₂₈を介して、
MISFETQ₂₇のソース電位が押し上げられ、か
つ、MISFETQ₂，Q₄に電流が流されることによ
つてMISFETQ₂₇のゲート電圧が低くされる。そ
の結果、MISFETQ₂₇は速やかにオフされて、発
振回路の動作が定常状態に移行されるようにな
る。

この発明は以上説明したように構成されている
ので、発振周期が、MISFETのしきい値電圧差、
移動度μおよびMISFETとコンデンサＣの幾何
寸法によつて決定されるようになり、しきい値電
圧のバラツキに影響されない安定した発振周期が
得られ、これにより発振周波数のバラツキが減少
される。また、外付け部品が不要となるため、使
用可能な端子数が増加するという効果を有する。

【図面の簡単な説明】

第１図および第２図は従来の発振回路の構成例
を示す回路図、第３図は本発明に係る発振回路の
一実施例を示す回路図、第４図はその要部たる定
電流回路の他の構成例を示す回路図、第５図１〜
３はシユミツトトリガ回路の構成例を示す回路
図、第６図は第３図における容量Ｃの電圧変化を
示すグラフ、第７図は本発明に係る発振回路の他
の実施例を示す回路図、第８図はそのタイミング
チヤート、第９図は本発明の更に他の実施例を示
す回路図である。 １１……定電流回路、１２……シユミツトトリ
ガ回路、２０……発振停止・再起動回路。

Claims (1)

1. 【特許請求の範囲】 １ 容量と、 上記容量の端子間電圧をその入力として受ける
   ヒステリシス回路と、 上記ヒステリシス回路によつてスイツチ制御さ
   れて上記容量を充放電させるスイツチ回路と、上
   記スイツチ回路に接続されて上記容量の充電々流
   と放電々流との少なくとも一方の値をその定電流
   出力によつて決定する定電流源と、から成り、か
   つ上記容量、ヒステリシス回路、上記スイツチ回
   路及び上記定電流源が１つの半導体集積回路内に
   形成されて成る発振回路であつて、 上記定電流源は、ゲートとドレインが共通接続
   された第1MISFETと、上記第1MISFETのドレ
   イン・ソースと直列接続されて電源端子間に接続
   され上記第1MISFETのドレイン・ソース間に上
   記第1MISFETのしきい値電圧と実質的に等しい
   電圧を発生させる比較的小さい値のバイアス電流
   を与えるバイアス用の素子と、上記第1MISFET
   より小さいしきい値電圧を持ち上記第1MISFET
   のドレイン・ソース間電圧をそのゲート・ソース
   間バイアス電圧として受ける第2MISFETとを備
   え、上記第1MISFETのしきい値電圧と上記第
   2MISFETのしきい値に基づいて決定される上記
   第2MISFETのドレイン・ソース間の定電流によ
   り上記容量に対する充電々流と放電々流との少な
   くとも一方を決定するようにされてなる、 ことを特徴とする発振回路。 ２ 上記スイツチ回路が、電源の一方の端子と上
   記容量との間に設けられ上記ヒステリシス回路の
   出力によつてスイツチ制御される第１スイツチ
   MISFETと、上記容量と電源の他方の端子との
   間に設けられ上記第1MISFETに対して相補的に
   スイツチ制御される第２スイツチMISFETとか
   らなり、 上記定電流源が、上記第１、第2MISFET、上
   記バイアス素子と、ゲートとドレインが共通接続
   され上記第2MISFETのドレイン電流によつてそ
   のソース・ドレインに電流が流される第
   3MISFETとゲートが上記第3MISFETのゲート
   と共通接続されソースが上記第3MISFETのソー
   スと共に上記電源の一方の端子に接続されて成る
   第4MISFETとから成る第１カレントミラー回路
   と、ゲートとドレインが共通接続され上記第
   2MISFETのドレイン電流によつてそのソース・
   ドレインに電流が流されるようにされかつ上記第
   3MISFETと異なる導電型にされた第5MISFET
   とゲートが上記第5MISFETのゲートと共通接続
   されソースが上記第5MISFETのソースと共に上
   記電源の他方の端子に接続されて成りかつ上記第
   5MISFETと同じ導電型にされて成る第
   6MISFETとから成る第２カレントミラー回路と
   からなり、 上記第１カレントミラー回路を構成する第
   4MISFETのソース・ドレインが上記電源の一方
   の端子と上記第１スイツチMISFETとの間に接
   続されて成り、上記第２カレントミラー回路を構
   成する第6MISFETのソース・ドレインが上記第
   ２スイツチMISFETと上記電源の他方の端子と
   の間に接続されてなることを特徴とする特許請求
   の範囲第１項記載の発振回路。 ３ 上記第１、第2MISFETのチヤンネル領域へ
   のイオン打ち込み量が異なるようにされてなるこ
   とによつて、上記第１と第2MISFETのしきい値
   電圧の差が設定されてなることを特徴とする特許
   請求の範囲第１項又は第２項記載の発振回路。 ４ 上記第１、第2MISFETのゲート電極が互い
   に異なる導体から構成されてなることによつて、
   上記第１と第2MISFETのしきい値電圧の差が設
   定されてなることを特徴とする特許請求の範囲第
   １項又は第２項記載の発振回路。