JPS61126690A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体メモリに関するもので、例えば、デ
ータ線を電源電圧の半分のレベルにプリチャージする１
／２プリチヤ一ジ方式のダイナミック型ＲＡＭに利用し
て有効な技術に関するものである。

〔背景技術〕

ダイナミック型ＲＡＭにおける１ビツトのメモリセルは
、情報記憶キャパシタＣｓとアドレス選択用ＭＯＳＦＥ
ＴＱｍとからなり、論理“１”。

“Ｏ”の情報はキャパシタＣｓに電荷が有るか無いかの
形で記憶される。・情報の読み出しは、ＭＯＳＦＥＴＱ
ｍをオン状態にしてキャパシタＣｓを共通のデータ線り
につなぎ、データ線りの電位がキャパシタＣｓに蓄積さ
れた電荷量に応じてどのような変化が起きるかをセンス
することによって行われる。メモリアレイが高集積大容
量にされる場合、すなわちメモリセルＭＣを小さく形成
し、かつデータ線りに多くのメモリセルをつなぐ場合、
上記キャパシタＣｓと、データ線りの浮遊容量ＣＯとの
比Ｃｓ　／　Ｃｏは、非常に小さな値になる。

したがって、上記キャパシタＣｓにＭＭされた電荷量に
よるデータ線りの電位変化は、非常に微少な信号となっ
ている。

このような微少な信号を検出するための基準として、デ
ータ線を電源電圧Ｖｃｃのぼり半分のレベルにプリチャ
ージ（ハーフプリチャージ）しておいて、このハーフプ
リチャージレベルを用いることを本願出願人において既
に開発した（例えば本願出願人によって、先に提案され
た特願昭５７−１６４８３１号参照）。

しかし、このようなＶｃｃ／２のプリチャージ方式にあ
っては、次のような問題の生じることが本願発明者の研
究によって明らかにされた。すなわち、ワード線の選択
動作において、一方のデータ線には選択されたメモリセ
ルが結合されが、他方゛°のデータ線は上記プリチャー
ジレベルのままとされる。したがって、上記一方のデー
タ線にのみアドレス選択用ＭＯＳ　Ｆ　ＥＴのＭＯ３容
量を介してワード線の選択信号がノイズとして与えられ
る。

こ゛れによって、上記メモリセルからの微少読み出しレ
ベルのマージンを悪化させる。

〔発明の目的〕

この発明の目的は、動作マージンの向上を図ったダイナ
ミック型ＲＡＭを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的な実施例の概
要を簡単に説明すれば、下記の通りである。すなわち、
ハーフ（Ｖｃｃ／２）プリチャージ方式のダイナミック
型ＲＡＭにダミーＭＯ５ＦＥＴを設けてダミーワード線
との容量カップリングを利用して、メモリセルのアドレ
ス選択用ＭＯ５ＦＥＴを介してデータ線に現れるワード
線選択信号によるカップリングノイズと同等のカップリ
ングノイズを生じしめることにより、相対的に相補デー
タ線間におけるノイズを低減させるようにするものであ
る。

〔実施例１〕 第１図には、この発明に係るダイナミック型ＲＡＭの一
実施例の回路図が示されている。同図の各回路素子は、
公知のＣＭＯ３（相補型ＭＯ３）集積回路の製造技術に
よって、１個の単結晶シリコンのような半導体基板上に
おいて形成される。

以下の説明において、特に説明しない場合、ＭＯＳＦＥ
Ｔ（絶縁ゲート型電界効果トランジスタ）はＮチャンネ
ルＭＯＳ　Ｆ　ＥＴである。なお、同図において、ソー
ス・ドレイン間に直線が付加されたＭＯＳ　Ｆ　ＥＴは
Ｐチャンネル型である。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
　Ｆ　ＥＴは、かかる半導体基板表面に形成されたソー
ス領域、ドレイン領域及びソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲート絶縁膜を介し
て形成されたポリシリコンからなるようなゲート電極か
ら構成される。ＰチャンネルＭＯＳＦＥＴは、上記半導
体基板表面に形成されたＮ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネルＭＯ５ＦＥＴの基体ゲートを構成する。Ｐチャンネ
ル領域　Ｓ　Ｆ　ＥＴの基板ゲートすなわちＮ型ウェル
領域は、第１図の電源端子Ｖｃｃに結合される。

集積回路のより具体的な構造は、大まかに説明すると次
のようになる。

すなわち、単結晶Ｐ型シリコンからなり、かつＮ型ウェ
ル領域が形成された半導体基板の表面部分のうち、活性
領域とされた表面部分以外、言い換えると半導体配線領
域、キャパシタ形成領域、及びＮチャンネル及びＰチャ
ンネルＭＯ５ＦＥＴのソース、ドレイン及びチャンネル
形成領域（ゲート形成領域）とされた表面部分以外には
、公知の選択酸化法によって形成された比較厚い厚さの
フィールド絶縁膜が形成されている。キャパシタ形成領
域上には、比較厚さの絶縁膜（酸化膜）を介して１層目
ポリシリコン層が形成されている。

１層目ポリシリコン層は、フィールド絶縁膜上まで延長
されている。１層目ポリシリコン層の表面には、それ自
体の熱酸化によって形成された薄い酸化膜が形成されて
いる。キャパシタ形成領域における半導体基板表面には
、１層目ポリシリコン層に電源電圧のような適当な電圧
が加えられることによって、チャンネル領域が誘起され
る。これによって、１層目ポリシリコン層、薄い絶縁膜
及びチャンネル領域からなるキャパシタが形成される。

フィールド酸化股上のＩＭ目ポリシリコン層は、１種の
配線とみなされる。

チャンネル形成上には、薄いゲート酸化膜を介してゲー
ト電極とするための２層目ポリシリコン層が形成されて
いる。この２層目ポリシリコン層は、フィールド絶縁膜
上及び１層目ポリシリコン層゛上に延長される。特に制
限されないが、後で説明するメモリアレイにおけるワー
ド線及びダミーワード線は、２層目ポリシリコン層から
構成される。

フィールド絶縁膜、１層目及び２層目ポリシリコン層に
よって覆われていない活性領域表面には、それらを不純
物導入マスクとして使用する公知の不純物導入技術によ
ってソース、ドレイン及び半導体配線領域が形成されて
る。

１層目及び２層目ポリシリコン層上を含む半導体基板表
面に比較的厚い厚さの眉間絶縁膜が形成され、この眉間
絶縁膜上には、アルミニュウムからなるような導体層が
形成されている。導体層は、その下の絶縁膜に設けられ
たコンタクト孔を介してポリシリコン層、半導体領域に
電気的に結合されてる。後で説明するメモリアレイにお
けるデータ線は、特に制限されないが、この眉間絶縁膜
上に延長された導体層から構成される。

眉間絶縁膜上及び導体層上を含む半導体基板表面は、窒
化シリコン膜とフォスフオシリケードガラス膜とからな
るようなファイナルパッシベーション膜によって覆われ
ている。

第１図において、基板バックバイアス電圧発生回路Ｖｂ
ｂ−Ｇは、集積回路の外部端子を構成する電源端子Ｖｃ
ｃと基準電位端子もしくはアース端子との間に加えられ
る＋５■のような正電源電圧に応答して、半導体基板に
供給すべき負のバックバイアス電圧ｖｂｂを発生する。

これによって、ＮチャンネルＭＯＳ　Ｆ　ＥＴの基板ゲ
ートにバックバイアス電圧が加えられることになり、そ
のソース。

ドレインと基板間の寄生容量値が減少させられるため、
回路の高速動作化が図られる。

メモリアレイＭ−ＡＲＹは、特に制限されないが、２交
点方式とされる。第１図には、その一対の行が具体的に
示されている。一対の平行に配置された相補データ線り
、　Ｄに、アドレス選択用ＭＯＳＦＥＴＱｍと情報記憶
用キャパシタＣｓとで構成された複数のメモリセルのそ
れぞれの入出力ノードが同図に示すように所定の規則性
をもって配分されて結合されている。

プリチャージ回路ＰＣＩは、代表として示されたＭＯＳ
ＦＥＴＱ５のように、相補データ線り。

百聞に設けられたスイッチＭＯＳＦＥＴにより構成され
る。

センスアンプＳＡは、代表として示されたＰチャンネル
ＭＯ５ＦＥＴＱ？、Ｑ９と、ＮチャンネルＭＯＳＦＥＴ
Ｑ６．Ｑ８とからなるＣＭＯＳランチ回路で構成され、
その一対の入出力ノードが上記相補データ線り、　Ｄに
結合されている。また、上記ラッチ回路には、特に制限
されないが、並列形態のＰチャンネルＭＯＳＦＥＴＱＩ
　２．Ｑｌ　３を通して電源電圧Ｖｃｃが供給され、並
列形態のＮチャンネルＭＯＳＦＥＴＱ１０．Ｑｌ　１を
通して回路の接地電圧ＶＳＳが供給される。これらのパ
ワースイッチＭＯＳＦＥＴＱＩ　Ｏ，Ｑｌ　１及びＭＯ
ＳＦＥＴＱ１２．Ｑ１３は、同じメモリマット内の他の
同様な行に設けられたランチ回路に対して共通に用いら
れる。言い換えるならば、同じメモリマット内のラッチ
回路におけるＰチャンネル間Ｏ５ＦＥＴとＮチャンネル
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔとはそれぞれそのソースが共通接
続される。

上記ＭＯＳＦＥＴＱＩＯ，ＱＬ２のゲートには、動作サ
イクルではセンスアンプＳＡを活性化させる相補タイミ
ングパルスφｐａｌ　ｒ　　φｐａｌが印加され、ＭＯ
ＳＦＥＴＱＩ　１．Ｑｌ　３のゲートには、上記タイミ
ングパルスφｐａｌ　、　　＄ｐａｌより遅れた、相補
タイミングパルスφｐａ２　、　　φｐａ２が印加され
る。このようにすることによって、センスアンプＳＡの
動作は２段階に分けられる。タイミングパルスφｐａｌ
、φｐａｌが発生されたとき、すなわち第１段階におい
ては、比較的小さいコンダクタンスを持つＭＯＳＦＥＴ
ＱＩ　Ｏ及びＱ１２による電流制限作用によってメモリ
セルからの一対のデータ線間に与えられた微小読み出し
電圧は、不所望なレベル変動を受けることなく増幅され
る。上記センスアンプＳＡでの増幅動作によって相補デ
ータ線電位の差が大きくされた後、タイミングパルスφ
ρａ２．　ｐ　ｐａ２が発生されると、すなわち第２段
階に入ると、比較的大きなコンダクタンスを持つＭＯＳ
ＦＥＴＱＩ　１．Ｑｌ　３がオン状態にされる。

センスアンプＳＡの増幅動作は、ＭＯＳＦＥＴＱ１１、
Ｑ１３がオン状態にされることによって速くされる。こ
のように２段階に分けて、センスアンプＳＡの増幅動作
を行わせることによって、相補データ線の不所望なレベ
ル変化を防止しつつ、データの高速読み出しを行うこと
ができる。

ロウデコーダＲ−ＤＣＲは、特に制限されないが、２分
割されたロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２との
組み合わせによって構成される。

同図には、第２のロウデコーダＲ−ＤＣＲ２の１回路分
（ワード線４本分）が代表として示されている。図示の
構成に従うと、アドレス信号Ｔ２〜Ｔ６を受けるＮチャ
ンネ／Ｌ、ＭＯＳＦＥＴＱ３２〜Ｑ３６と、Ｐチャンネ
ルＭＯＳＦＥＴＱ３７〜Ｑ４１とで構成されたＣＭＯ３
回路によるＮＡＮＤ（ナンド）回路で上記４本分のワー
ド線選択信号が形成される。このＮＡＮＤ回路の出力は
、ＣＭＯＳインバータＩＶｌで反転され、カットＭＯＳ
ＦＥＴＱ２８〜Ｑ３１を通して、スイッチ回路としての
伝送ゲートＭＯ５ＦＥＴＱ２４〜Ｑ２７のゲートに伝え
られる。

第１のロウデコーダＲ−ＤＣＲ１は、その具体的回路を
図示しないが、２ビツトの相補アドレス信号ａｏ、ａｏ
及びａｌ、ａｌで形成されたデコート信号によって選択
される上記同様な伝送ゲートＭＯＳＦＥＴとカットＭＯ
ＳＦＥＴとからなるス・イッチ回路を通してワード線選
択タイミング信号φＸから４通りのワード線選択タイミ
ング信号φｘｏＯないしφｘｌｌを形成する。これらの
ワード線選択タイミング信号φｘＯＯ〜φｘｌｌは、上
記伝送ゲート上記ＭＯ５ＦＥＴＱ２４〜Ｑ２７を介して
各ワード線に伝えられる。

特に制限されないが、タイミング信号φｘｏＯは、アド
レス信号ａＯ及びａｌがロウレベルにされているとき、
タイミング信号φＸに同期してハイレベルにされる。同
様に、タイミング信号φｘｏ１、φｘｌＯ及びφｘｌｌ
は、それぞれアドレス信号「Ｏ及びａｌ、及びａＯ及び
「１、及び７０及び「１がロウレベルにされているとき
タイミング信号φＸに同期してハイレベルにされる。

これによりて、アドレス信号ａ１及びａｌは、複数のワ
ード線のうちのデータ線りに結合されたメモリセルに対
応されたワード線群（ＷＯｌＷｌ、以下、第１ワード線
群と称する）と、データ線百に結合されたメモリセルに
対応されたワード線群（Ｗ２、Ｗ３、以下、第２ワード
線群と称する）とを捕−別するための一種のワード線群
選択信号とみなされる。

ロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２のようにロウ
デコーダを２分割することによって、ロウデコーダＲ−
ＤＣＲ２のピッチ（間隔）とワード線のピッチとを合わ
せることができる。その結果、無駄な空間が半導体基板
上に生じない、各ワード線と接地電位との間には、ＭＯ
ＳＦＥＴＱ２０−Ｑ２３が設けられ、そのゲートに上記
ＮＡＮＤ回路の出力が印加されることによって、非選択
時のワード線を接地電位に固定させるものである。

特に制限されないが、上記ワード線には、その遠端側（
デコーダ側と反対側の端）にリセット用のＭＯＳＦＥＴ
ＱＩ〜Ｑ４が設けられており、リセットパルスφρ−を
受けてこれらのＭＯＳＦＥＴＱ１〜Ｑ４がオン状態とな
ることによって、選択されたワード線がその両端から接
地レベルにリセットされる。なお、ロウ系の残り２ビツ
トのアドレス信号ａ　７　ｒ１８は、マット（複数個に
分割された上記類似のメモリアレイ）の切り換え信号（
選択信号）として利用される。

ロウアドレスパンファＸ−ＡＤＢは、外部端子ＡＯ〜Ａ
８から供給されたアドレス信号を受けて、外部端子から
供給されたアドレス信号と同相の内部アドレス信号ａＯ
〜ａ８と逆相のアドレス信号ＴＯ〜ａ８（以下、これら
を合わせてａｏ〜ａａのように表す。）を形成して、後
述するマルチプレクサＭＰＸを介して上記ロウデコーダ
Ｒ−ＤＣＲに供給する。

カラムスイッチＣ−Ｓ　Ｗは、代表として示されている
ＭＯＳＦＥＴＱ４２．Ｑ４３のように、相補データ線り
、　Ｄと共通相補データ線ＣＤ、ＣＤを選択的に結合さ
せる。これらのＭＯＳＦＥＴＱ４２、Ｑ４３のゲートに
は、カラムデコーダＣ−０ＣＲからの選択信号が供給さ
れる。

カラムデコーダＣ−ＤＣＲは、データ線選択タイミング
信号φｙによってカラム選択タイミングが制御され、カ
ラムアドレスバッファＹ−ＡＤＢから供給される内部ア
ドレス信号ａ９〜ａ１４と逆相のアドレス信号７９〜ａ
１４をデコードすることによってカラムスイッチＣ−５
Ｗに供給すべき選択信号を形成する。

カラムアドレスバッファＹ−ＡＤＢは、外部端子Ａ９〜
Ａ１４から供給されたアドレス信号を受けて、外部端子
から供給されたアドレス信号と同相の内部アドレス信号
ａ９〜ａ１４と逆相のアドレス信号７９〜Ｔ１４（以下
、これらを合わせてｉ９〜土１４のように表す。）を形
成して、上記カラムデコーダＣ−０ＣＲに供給する。

上記共通相補データ線ＣＤ、ＣＤ間には、上記同様なプ
リチャージ回路を構成するプリチャージＭＯＳＦＥＴＱ
４４が設けられている。この共通相補データ線ＣＤ、Ｃ
Ｄには、上記センスアンプＳＡと同様な回路構成のメイ
ンアンプＭＡの一対の入出力ノードが結合されている。

読み出し動作ならば、データ出力バッファＤ○Ｂはその
タイミング信号φｒ讐によって動作状態にされ、上記メ
インアンプＭＡの出力信号を増幅して外部端子Ｉ１０か
ら送出する。なお、書込み動作なら、上記タイミング信
号φｒｗによってデータ出力バッファＤＯＢ・の出力は
ハイインピーダンス状態される。書込み動作ならば、デ
ータ入カバソファＤＩＲは、そのタイミング信号φｒ１
１によって動作状態にされ、外部端子Ｉ１０から供給さ
れた書込み信号に従った相補書込み信号を上記共通相補
データ線ＣＤ、ＣＤに伝えることにより、選択されたメ
モリセルへの書込みが行われる。なお、読み出し動作な
ら、上記タイミング信号φｒｗによってデータ入カバソ
ファＤＩＢの出力ばハイインピーダンス状態にされる。

上記のようにアドレス選択用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ
　ｍと情報記憶用キャパシタＣｓとからなるダイナミッ
ク型メモリセルへの書込み動作において、情報記憶用キ
ャパシタＣｓにフルライトを行うため、言い庚えるなら
ば、アドレス選択用ＭＯ５ＦＥＴＱｍ等のしきい値電圧
により情報記憶用キャパシタＣ５への書込みハイレベル
のレベル損失が生じないようにするため、ワード線選択
タイミング信号φＸによって起動されるワード線ブート
ストラップ回路（図示せず）が設けられる。このワード
線ブートストラップ回路は、ワード線選択タイミング信
号φＸとその遅延信号を用いて、ワード線選択タイミン
グ信号φＸのハイレベルを電源電圧Ｖｃｃ以上の高レベ
ルとする。

上述した各種タイミング信号は、次の各回路ブロックに
より形成される。

回路記号ＡＴＤで示されているのは、特に制限されない
が、アドレス信号ａＯ〜ａ８（又はＴＯ〜ａ８）とアド
レス信号ａ９〜ａ１４　（又はＴ９〜丁１４）を受けて
、その立ち上がり又は立ち下がりの変化検出するアドレ
ス信号変化検出回路である。上記アドレス信号変化検出
回路ＡＴＤは、特に制限されないが、アドレス信号ａＯ
〜ａ８と、その遅延信号とをそれぞれ受ける排他的論理
和回路と、これらの排他的論理和回路の出力信号を受け
る論理和回路と、アドレス信号ａ９〜ａ１４を受ける同
様な回路によって構成される。すなわち、アドレス信号
とそのアドレス信号の遅延信号とを受ける排他的回路が
各アドレス信号に対して設けられている。このアドレス
信号変化検出回路ＡＴＤは、アドレス信号ａＯ−ａ８の
うちいずれか１つでも変化すると、その変化タイミング
に同期したロウ系のアドレス信号変化検出パルスφｒが
形成される。同様にアドレス信号ａ９〜ａ１４のうちの
いずれか１つでも変化するとカラム系のアドレス信号変
化検出パルスφＣが形成される。

回路記号ＴＧで示され°Ｃいるのは、タイミング発生回
路であり、上記代表として示された主要なタイミング信
号等を形成する。すなわち、このタイミング発生回路Ｔ
Ｇは、アドレス信号変化、検出パルスφｒ、φＣの他、
外部端子から供給されるライトイネーブル信号Ｗ　Ｅ　
、チップ選択信号Ｃ８を受けて、上記一連のタイミング
パルスを形成する。

回路記号ＲＥＦで示されているのは、自動リフレッシュ
信号であり、図示しないフレッシュアドレスカウンタ、
タイマー等を含んでいる。この自動リフレッシュ回１ｉ
８ＲＥＦは、外部端子からのりフレッシェ信号ＲＥＳＨ
をロウレベルにすることにより起動される。すなわち、
チップ選択信号σＳがハ・ｆレベルのときにリフレッシ
ュ信号ＲＥＳπがロウレベルにされると自動リフレッシ
ュ回路ＲＥＦは、それに応じて動作状態にされる。すな
わち、回路ＲＥ　Ｆ’からは、マルチプレクサＭＰＸに
対して、内蔵のリフレッシュアドレスカウンタからの内
部アドレス信号をロウデコーダＲ−ＤＣＲに伝えさせる
制御信号φｒｅｆが出力される。これによって、内部ア
ドレス信号に対応された一本のワード線選択によるリフ
レッシュ動作（オートリフレッシュ）が実行される。ま
た、リフレッシュ信号ＲＥＳＨをロウレベルにしつづけ
るとタイマーが作動して、一定時間毎にリフレッシュア
ドレスカウンタが歩進させられて、この間連続的なリフ
レッシュ動作（セルフリフレッシュ）が行なわれる。

この実施例においては、メモリセルからの読み出し信号
のレベルマージンを大きくするため、言い換えるならば
、選択されたメモリセルにおけるアドレス選択用Ｍ　Ｏ
Ｓ　Ｆ’　Ｅ　Ｔ　Ｑ　ｍによりデータ線に現れるカッ
プリングノイズを相対的に減少させるため、特に制限さ
れないが、ディプレッション型のダミーＭＯＳＦＥＴＱ
５０．Ｑ５１が設けられる。すなわち、ダミーＭＯ５Ｆ
ＥＴＱ５０．Ｑ５１のソース又はドレインは、それぞれ
一対の相補データ線り、Ｄに結合され、他方のソース又
はドレインはフローティング状態にされる。この場合、
他方のソース又はドレインと回路の接地電位点との間に
は、寄生容量が存在すると理解されたい。上記ダミーＭ
Ｏ３Ｆ−ＥＴＱ５０のゲートは、ダミーワード線ＤＷに
結合され、ダミーＭＯＳＦＥＴＱ５　Ｌのゲートは、ダ
ミーワード線ＤＷに結合される。ダミーワード線ＤＷは
、一方のデータ線りに結合されたメモリセルが選択状態
にされる時、これに同期してロウレベルからハイレベル
にされる。これに対して、ダミーワード線ＤＷは、他方
のデータ線りに結合されたメモリセルが選択状態にされ
る時、これに同期してロウレベルからハイレベルにされ
る。

特に制限されないが、ダミーＭＯＳＦＥＴＱ５０、Ｑ５
１のそれぞれのゲート面積は、上記選択されたメモリセ
ルのアドレス選択用ＭＯＳ　Ｆ　ＥＴＱｍから対のデー
タ線の一方に与えられるノイズとダミーＭＯＳＦＥＴＱ
５０又は５１によって対のデータ線の他方に与えられカ
ップリングノイズとが等しくなるように設定される。こ
の実施例では、上記ダミーワード線ＤＷ又はＤＷのロウ
レベルが回路の接地電位にされ、ハイレベルが電源電圧
Ｖｃｃにされる。この場合、次の点の考慮の結果として
、ＭＯＳＦＥＴＱ５０又は５１のサイズ（ゲニト面積）
は、アドレス選択用ＭＯＳＦＥＴＱｍのはゾ１／２にさ
れる。すなわち、上記ハーフプリチャージ方式では、デ
ータ線のプリチャージレベルはＶｃｃ／２にされる。選
択されるべきメモリセルにおける記憶用キャパシタＣｓ
にＶｃｃレベルが蓄積されている場合、データ線の電位
は、そのメモリセルが選択されることによってプリチャ
ージレベルに対して若干上昇される。同様に、記憶用キ
ャパシタＣｓにＯボルトレベルが蓄積されている場合、
データ線の電位はそのメモリセルが選択されることによ
って若干下降される。この場合、選択されたメモリセル
によってデータ線に与えられる電位変化は、データ線容
量Ｇｏと記憶容量Ｃｓとの比Ｃｓ　／　Ｑ　６が小さく
ことによって小さい。それ故に、データ線は、実質的に
Ｖｃｃ／２レベルとされているとみなすことができる。

これに応じて、メモリセルにおけるアドレス選択ＭＯＳ
ＦＥＴＱｍは、実質的にそのソース及びドレインがＶｃ
ｃ／２レベルにされている状態でスイッチ動作されると
みなすことができる。言い換えると、アドレス選択ＭＯ
ＳＦＥＴは、そのゲート電圧（Ｖｃｃ／　２　）　＋　
Ｖｔｈ　（ただしｖｔｈはＭＯＳＦＥＴＱｍのしきい値
電圧）より高いレベルにされると、その゛ゲート電極下
のチャンネル形成領域にチャネル領域が誘起され、比較
的大きいゲート容量を持つようになるとみなされる。一
方、ワード線は、ブートストラップ電圧が与えられ、Ｖ
ｃｃ＋Ｖｔｈよりも若干高い電位まで上昇される。それ
故に、ワード線が選択されたときに、アドレス選択ＭＯ
ＳＦＥＴのゲート容量を介してデータ線に与えられる電
位変化、すなわちノイズは、約Ｖｃｃ／２のレベルのゲ
ート電位変化によってもたらされたものと実質的に等し
いとみなすことができる。

これに対し、ダミーＭＯＳＦＥＴＱ５０．Ｑ５゛１のそ
れぞれは、そのしきい値電圧充分に大きくされているな
ら、ダミーワード線ＤＷ、ＤＷがロウレベルにされてい
るときでも実質的にオン状態に維持する。これに応じて
、ダミーＭＯＳＦＥＴＱ５０．Ｑ５１のゲート容量を介
して対応されたデータ線り、Ｄに与えられるノイズは、
これらのダミーＭＯ５ＦＥＴのゲートに加えられる信号
のレベル範囲の一部でなく全部によってもたらされたも
のと等しいと考えることができる。したがって、上記ダ
ミーワード線ＤＷ　（ＤＷ）の信号レベルがＯＶからＶ
ｃｃに変化される場合には、ダミーＭＯ５ＦＥＴＱ５０
．Ｑ５１によって形成されるカップリング容量の値をア
ドレス選択ＭＯＳＦＥＴＱｒｎの約１／２にすることが
望ましい。

ダミーワード線ＤＷ、ＤＷに必要とされる信号振幅がは
ｙ゛電源電圧Ｖｃｃに等しくて良い場合、ダミーワード
線駆動回路ＤＤＣは、比較的簡単な構成にすることがで
きる。この場合、ダミーワード線駆動回路ＤＤＣは、そ
の詳細な詳細な構成を図示しないが、例えばタイミング
信号φＸとアドレス信号ＴＩを受けるＣＭＯＳナンド回
路と、その出力を受けるバッファ回路としてのＣＭＯＳ
インバータとからなる。第１単位回路と、同様に、タイ
ミング信号φＸとアドレス信号ａｌを受けるＣＭＯＳナ
ンド回路とＣＭＯＳインバータとからなる第２単位回路
とから構成される。第１及び第２単位回路は、それぞれ
電源電圧Ｖｃｃによって動作される。第１単位回路の出
力は、ダミーワード線ＤＷに供給され、第２単位回路の
それはＤＷに供給される。

ダミーワード線駆動回路ＤＤＣは、このように構成され
ている場合、ワード線の１つがハイレベルにされるタイ
ミングとダミーワード線の１つがハイレベルにされるタ
イミングとを良好に一致させることができる。

なお、ダミーワード線ＤＷ　（ＤＷ）に与えられる信号
振幅がＶｃｃ／２にされる場合には、ダミーＭＯＳＦＥ
ＴＱ５０．Ｑ５１とアドレス選択用ＭＯＳＦＥＴＱｍの
サイズを等しくすればよい。但し、このようにする場合
、ダミーワード線ＤＷ。

ＤＷに与えられる信号がＯｖからＶｃｃまでのレベルを
とるようにされるときに比べて、回路がやや複雑になる
ことを注意する必要がある。すなわち、信号振幅をＶｃ
ｃ／２にするために、Ｎ源電圧Ｖｃｃを受けてＶｃｃ／
２レベルの電圧を発生する電源回路もしくは電圧分圧回
路のような特別な回路が必要となる。

次に、第２図に示したタイミング図に従って、この実施
例回路の動作を説明する。

チップ選択信号Ｃ８がロウレベルのチップ選択状態にお
いて外部端子を介して供給されるいずれかのアドレス信
号Ａｔが第２図Ｂに示されたように変化すると、アドレ
ス信号変化検出回路ＡＴＤにより第２図Ｃに示されたよ
うにアドレス信号変化検出検出パルスφｒ、φＣが形成
される。

タイミング発生回路ＴＧは、このアドレス信号変化検出
パルスφｒ、φＣに同期して、メモリアレイＭ−ＡＲＹ
の選択回路を一旦すセフトする。

すなわち、第２図り及び已に示されたようなタイミング
パルスφＰａＬφｐａ２　　（φｐａｌ、φｐａ２　）
によりセンスアンプＳＡを非動作状態にして、相補デー
タＩＪｉｊＤ、Ｄを以前の読み出し又は書込み情報に従
ったフローティング状態のハイレベルとロウレベルにす
る。また、第２図Ｇに示されたようなワード線選択タイ
ミング信号φＸとデータ線選択信号φｙ（図示しない）
とをロウレベルにしてそれぞれ非選択状態にする。この
後に、第２図Ｆに示したようにプリチャージパルスφｐ
ｃｒを一旦ハイレベルにして、上記相補データ線を短絡
することにより、前述のようなハーフプリチャージ動作
を行う、このプリチャージ動作の終了後、ワード線選択
タイミング信号φＸをハイレベルにして上記取り込まれ
たアドレス信号に従ってワード線の選択を行う。この時
、一方の相補データ線りに結合されたメモリセルの選択
動作なら、他方の相補データ線り側に設けられたダミー
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　５０のゲーｉ・に結合され
たダミーワード線ＤＷを同図に点線で示すように回路の
接地電位からＶＣＣ，レベルまで上昇させる。これによ
って、相補データ線り、Ｄには、メモリセルのアドレス
選択用ＭＯＳＦＥＴＱｍとダミーＭＯ５ＦＥＴによる力
、プリングノイズが同相で現れる。この同相ノイズは、
差動型のセンスアンプＳＡにより無視される。

次に、タイミングパルスφｐａＬφｐａ２　　（φｐａ
ｌφｐａ２　）によりセンスアンプＳＡを動作状態にし
て相補データ線り、Ｄに読み出されたメモリセルの記憶
情報を第２図１のように増幅してその相補データ線り、
Ｄに伝える。上記ワード線選択動作によって一旦破壊さ
れかかったメモリセルの記憶情報としての電荷は、増幅
された相補データ線り。

Ｄのレベルをそのまま受は取ることによっ−ご回復され
る。

次に、カラムデコーダＣ−ＤＣＲは、データ線選択タイ
ミング信号φｙに従った選択信号を形成してカラムスイ
ッチＣ−５Ｗに供給する。これによって、一対のデータ
線り、　Ｄとコモン相補データ線ＣＤ、ＣＤとが結合さ
れるので、コモン相補データ線ＣＤ、ＣＤには上記結合
されたデータ線り、Ｄのレベルに従ったデータが現れる
。読み出し動作なら、コモン相補データ線ＣＤ、ＣＤに
読み出された読み出し信号は、メインアンプＭＡにより
増幅される。そして、タイミングパルスφｒｗのハイレ
ベルによりデータ出力バッファＤＯＢが動作状態になっ
て、外部端子Ｉ１０から読み出し出力Ｄｏｕｔを送出す
る。書込み動作なら、タイミンクパルスφｒｗのハイレ
ベルによって動作状態にされたデータ人カバソファＤＩ
Ｂを介して供給されたハイレベルとロウレベルの書込み
信号がコモン相補データ線ＣＤ、ＣＤとカラムスイッチ
ＭＯＳＦＥＴＱ４２．Ｑ４３及び相補データ線り、　Ｄ
を介してメモリセルに書き込まれる。（以上、図示せず
） 〔実施例２〕 第３図は、他の実施例のダミーワード線駆動回路ＤＤＣ
と、タイミング発生回路ＴＧの一部の回路図である。こ
の実施例の回路ＤＤＣは、第１図の回路ＤＤＣと置き換
えられる。この実施例の回路が用いられる場合、第１図
においてダミーワード線Ｌ）Ｖ／、ＤＷに結合されたリ
セットＭＯＳＦＥＴＱＬ４及びＱ５は、第３図のＭＯＳ
ＦＥ’ｌ’Ｑ６４及びＱ６５に置き換えられる。

ワード線駆動回路ＤＤＣは、ＣＭＯＳインバータＩＶ３
．ＩＶ４．カットＭＯＳＦＥＴＱ６８゜Ｑ６９．）ラン
スファＭＯ５ＦＥＴＱ６６、Ｑ６７、及びＭＯ５ＦＥＴ
Ｑ６４．Ｑ６５から構成されている。

タイミング発生回路′ｒＧは、プートストラップ回路Ｂ
ＴＳと、インバータ回路ＩＶ２とを含んでいる。　　゛ ブートストランプ回路ＢＴＳは、図示しない駆動回路と
、遅延回路とプートストラップキャパシタとを含む。回
路ＢＴＳ内のブートスドラ、プキャパシタの一方の電極
にはタイミング信号φＸが第２図Ｇのようにロウレベル
にされると、それに応じてその内部の駆動回路から充電
電圧が加えられる。ブートストラップキャパシタの他方
の電極には、と記駆動回路の出力を受ける遅延回路の出
力が供給される。プートストラップキャパシタの一方の
１！極は、回路ＢＴＳの出力端子に結合される。それ故
に、回路ＢＴＳの出力ＶＢは、タイミング（８％φＸが
ロウレベルにされると、それに応じて電源電圧Ｖｃｃの
レベルを越えるハイレベルにされる。

インバータＩＶ２は、プートストラップ回路の出力電圧
ＶＢをその動作電圧として受ける。このインバータＩＶ
２は、図示のようなＰチャンネルＭＯ５ＦＥＴＱ６２．
ＮチャンネルＭｏ５ＦＥＴＱ６３とともに、カットＭＯ
ＳＦＥＴＱ６０及び正帰還ＭＯＳＦＥＴＱ６１を含んで
いる。インバータＩＶ２に供給されるタイミング信号φ
ｐＣ−リは、タイミング信号φＸに対して実質に逆相に
される。

第４図Ａには、インバータＩＶ２によって得られるタイ
ミング信号の波形が示されている。

インバータＩＶ２の動作電圧がプートストラップ回路Ｂ
ＴＳから供給される結果として、タイミング信号φｐｃ
Ｍは、タイミング信号φＸのそれと同様に、？１源電圧
Ｖｃｃを越えるハイレベルを持つ。

なお、ＭＯＳＦＥＴＱ６０及びＱ６１は、メイン　　　
　゛ング信号φｐｃｗのハイレベルがはり電源電圧Ｖｃ
ｃまでにしか上昇しないときに必要とされる。タイミン
グ信号１ｉ７のハイレベルが電圧ＶＢのそれと実質的に
同じなら、これらのＭＯＳＦＥＴＱ６０、Ｑ６１は、無
（でもよい。

第３図のダミーワード線駆動回路ＤＤＣから出力される
信号は、第４図に示したタイミング図のようにされる。

今、第１図に示されたデータ線りに設けられたメモリセ
ルが選択されるときは、アドレス信号ａ１がハイレベル
であり、これに応じてバッファ回路としてのインバータ
ＩＶ４の出力がハイレベルにされている、このハイレベ
ル出力は、カットＭＯ５ＦＥＴＱ６９を介してトランス
ファＭＯＳＦＥＴＱ６７のゲートに供給される。それ故
に、ダミーワード線ＤＷは、メモリセルの選択動作に先
立ってプリチャージパルスφｐｃｗが第４ＦＸＪＡに示
されたようにハイレベルにされるとそれに応じてハイレ
ベルにプリチャージされる。これにより、第１図に示さ
れたダミーＭＯＳＦＥＴＱ５１は、オン状態にされ、そ
のフローティング状態のソース、ドレインは相補データ
線のプリチャージレベルと等しくされる。したがって、
選択されたメモリセルが結合されるデータ線りにおいて
は、ワード線の立ち上がりに伴いアドレス選択用Ｍ　Ｏ
Ｓ　ＦＥＴＱｍを介した正のカンプリングノイズと、ダ
ミーワード線ＤＷ（又はＤＷ）の立ち下がりに伴いダミ
ーＭＯＳＦＥＴＱ５１　　（又はＱ５０）を介した負の
カップリングツ１゛ズとが現れる。上記両カップリング
ノイズが互いに逆相であるので、データ線りに現れる不
所望なレベル変化量はは＼Ｏに相殺される。

このとき、トランスファＭＯ３ＦＥ’ｌ’Ｑ６６ば、　
　、・ＣンパータＩＶ３によってそのゲートかはＶＱボ
ルトのロウレベルにされるのでオフ状態にされる。

それ故に、ダミーデータ線ＤＷは、タイミング信号φρ
いがハ１°レベルにされてもロウレベルに維持される。

データ線りに結合されたメモリセルが選択されるときに
は、上記とは逆に、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　６６を
介してタイミング信号φｐ側がダミーデータ線ＤＬに与
えられる。

ＭＯＳＦＥＴＱ６４及びＱ６５は、夕・「ミング信号φ
ｐ側がハイレベルにされることによってオン状態にされ
る。その結果としてダミーワード線ＤＷ及びＤＷは、ロ
ウレベルにリセッ１−される。

ここで、第１図に示されたダミー　ｒｓ４０　Ｓ　Ｆ　
Ｅ　ＴＱ５０．Ｑ５１は、エンハンスメント型であって
もよい。この場合、ノイズの良好な相殺を可能とするた
めに、ＭＯＳＦＥＴＱ５０及びＱ５１は、メモリセルに
おけるＭＯＳＦＥＴＱｍのゲート（チャンネル形成領域
）面積と同じゲート面積を持つようにされるとよい。こ
れらのＭＯＳＦＥＴは、集積回路製造の際のマスクずれ
などの起因する容量ばらつきをＭＯＳＦＥＴＱｍのそれ
と一致させるために、そのチャンネル領域の延長方向が
ＭＯＳＦＥＴＱｍのそれと同じにされ、またチャンネル
長及びチャンネル幅がＱｍのそれと同じにされた方がよ
り望ましい。

〔効　果〕

（１）ハーフプリチャージ方式のダイナミック型ＲＡＭ
において、ダミーＭＯＳＦＥＴを設けることにより、メ
モリセルのアドレス選択用ＭＯＳ　Ｆ　ＥＴを介してデ
ータ線に現れるカップリングノイズを相対的に減少させ
ることができる。これにより、データ線の不所望なレベ
ル変化量を減少させることができるから、動作レベルマ
ージンの拡大を図ることができるという効果が得られる
。

（２）上記（１）により、レベルマージンの拡大が図ら
れるから、素子を微細化して多数のメモリセルをデータ
線に設けるこができ、例えば約１Ｍビットのような大記
憶容量のダイナミック型ＲＡＭを実現することができる
という効果が得られる。

（３）各データ線に１個のダミーＭＯＳＦＥＴのみを設
けるものであるので、極めて簡単な構成により、動作マ
ージンの拡大と大記憶容量化を実現できるという効果が
得られる。

以上本発明者によっそなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ダミーワード
線のハイレベルとダミーＭＯＳ　Ｆ　ＥＴのサイズは、
メモリセルの記憶用キャパシタＣｓに蓄積されたレベル
がＯｖとしてそれを基準にして、前記アドレス選択用Ｍ
Ｏ５Ｆ　Ｅ　Ｔ　Ｑ　ｍを介して現れるカップリングノ
イズを相対的にはゾＯにするように設定するものであっ
てもよい。あるいは、上記ダミーワード線のハイレベル
とダミーＭＯＳ　Ｆ　ＥＴのサイズは、記憶用キャパシ
タＣｓにハイレベルが蓄積された場合とロウレベルが蓄
積された場合における前記アドレス選択用Ｍ　ＯＳ　Ｆ
　Ｅ　Ｔ　Ｑ　ｍを介して現れる両刃・７プリングノイ
ズの中間のカップリングノイズを生じしめるように設定
するものであってもよい。また、上記ダイナミック型Ｒ
ＡＭを構成する他の周辺回路の具体的回路構成は、種々
の実施形態を採ることができるものである。例えば、ア
ドレス信号は、共通のアドレス端子からアドレスストロ
ーブ信号ＲＡＳとＣＡＳに同期して多重化して供給する
ものであってもよい。自動リフレッシュ回路は、特に必
要とされるものではない。

〔利用分野〕 この発明は、ハーフプリチャージ方式のダイナミック型
ＲＡＭに広く利用できるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
、その動作を説明するためのタイミング図、 第３図は、この発明の他の一実施例の回路図、第４図は
、その動作を説明するためのタイミング図である。 Ｍ−ＡＲＹ・・メモリアレイ、Ｐｃｔ・・プリチャージ
回路、ＳＡ・・センスアンプ、Ｃ−５Ｗ・・カラムスイ
ッチ、Ｒ−ＤＣＲ・・ロウアドレスデコーダ、Ｃ−ＤＣ
Ｒ・・カラムアドレスデコーダ、ＭＡ・・メインアンプ
、ＡＴＤ・・アドレス信号変化検出回路、ＴＧ・・タイ
ミング発生回路、ＲＥＦ・・自動リフレッシュ回路、Ｄ
ＯＢ・・データ出力バッファ、ＤＩＲ・・データ人カバ
ソファ、ＭＰＸ・・マルチプレクサ 第２図 第３図 ｏｖ　　　ｏｖ 第４図 Ｃ（Ｄ、Ｄ”ン

Claims (1)

1. 【特許請求の範囲】 １、互いに対とされるべき第１、第２のデータ線と、そ
   れぞれのワード線によってスイッチ制御されるＭＯＳＦ
   ＥＴを持ちそれぞれ上記第１データ線に結合される複数
   のメモリセルと、それぞれワード線によってスイッチ制
   御されるＭＯＳＦＥＴを持ちそれぞれ上記第２データ線
   に結合される複数のメモリセルと、上記第１データ線と
   上記第２データ線を互いに等しいプリチャージ電位にさ
   せるプリチャージ回路と、選択のメモリセルによって上
   記第１及び第２データ線の一方に与えられるデータ信号
   を上記第１及び第２データ線の他方に与えられている電
   位との比較によって増幅するセンスアンプと、メモリセ
   ルの選択に同期された第１、第２信号を形成する信号形
   成回路と、上記第１データ線に結合されかつ上記第１信
   号が加えらる第１ＭＯＳＦＥＴと、上記第２データ線に
   結合されかつ上記第２信号が加えられる第２ＭＯＳＦＥ
   Ｔと、を備えてなり、選択のメモリセルにおけるＭＯＳ
   ＦＥＴのゲート容量を介して上記第１及び第２データ線
   間に与えられるノイズが上記第１もしくは第２ＭＯＳＦ
   ＥＴのゲート容量を介して上記第１もしくは第２データ
   線に与えられるノイズによって相対的に減少されるよう
   にされてなることを特徴とする半導体メモリ。 ２、上記メモリセルのそれぞれは、上記ＭＯＳＦＥＴと
   そにれ直列接続された情報記憶用キャパシタとから成る
   ことを特徴とする特許請求の範囲第１項記載の半導体メ
   モリ。 ３、上記第１信号は、上記第２データ線に結合されたメ
   モリセルを選択するワード線の選択と同期して変化され
   かつそのワード線のレベル変化と同じ方向にレベル変化
   される信号とされてなり、上記第２信号は、上記第１デ
   ータ線に結合されたメモリセルを選択するワード線の選
   択と同期して変化されかつそのワード線のレベル変化と
   同じ方向にレベル変化される信号とされてなることを特
   徴とする特許請求の範囲第２項記載の半導体メモリ。 ４、上記メモリセルにおける上記ＭＯＳＦＥＴと上記第
   １及び第２ＭＯＳＦＥＴとは、互いに同じチャンネル型
   ＭＯＳＦＥＴから構成されてなることを特徴とする特許
   請求の範囲第３項記載の半導体メモリ。 ５、上記第１及び第２ＭＯＳＦＥＴは、ディプレッショ
   ン型ＭＯＳＦＥＴから構成されてなることを特徴とする
   特許請求の範囲第４項記載の半導体メモリ。 ６、上記第１及び第２信号は、選択ワード線のレベル振
   幅と実質的に同じレベル振幅を持つようにされ、上記第
   １及び第２ＭＯＳＦＥＴは、上記メモリセルにおける上
   記ＭＯＳＦＥＴのゲート容量の約半分に等しいゲート容
   量を持つようにされていることを特徴とする特許請求の
   範囲第４又は第５項記載の半導体メモリ。 ７、上記第１信号は、上記第１データ線に結合されたメ
   モリセルを選択するワード線の選択と同期して変化され
   かつそのワード線のレベル変化に対して逆方向に変化さ
   れる信号とされ、上記第２信号は、上記第２データ線に
   結合されたメモリセルを選択するワード線の選択と同期
   して変化されかつそのワード線のレベル変化に対して逆
   方向に変化される信号とされてなることを特徴とする特
   許請求の範囲第２項記載の半導体メモリ。