JPH0475526B2 - - Google Patents
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- JPH0475526B2 JPH0475526B2 JP25120283A JP25120283A JPH0475526B2 JP H0475526 B2 JPH0475526 B2 JP H0475526B2 JP 25120283 A JP25120283 A JP 25120283A JP 25120283 A JP25120283 A JP 25120283A JP H0475526 B2 JPH0475526 B2 JP H0475526B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- load
- gate
- power supply
- photocoupler
- Prior art date
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- Expired
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/12—Regulating voltage or current wherein the variable actually regulated by the final control device is AC
- G05F1/40—Regulating voltage or current wherein the variable actually regulated by the final control device is AC using discharge tubes or semiconductor devices as final control devices
- G05F1/44—Regulating voltage or current wherein the variable actually regulated by the final control device is AC using discharge tubes or semiconductor devices as final control devices semiconductor devices only
- G05F1/445—Regulating voltage or current wherein the variable actually regulated by the final control device is AC using discharge tubes or semiconductor devices as final control devices semiconductor devices only being transistors in series with the load
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は交流電源に接続される比較的軽負荷の
電圧制御を行うもので、主として、誘導電動機の
速度制御、電灯、ヒータ等の電力制御等に適す
る。
電圧制御を行うもので、主として、誘導電動機の
速度制御、電灯、ヒータ等の電力制御等に適す
る。
従来例の構成とその問題点
従来例について第１図〜第３図を用いて説明す
る。
る。
第１図は一般に広く知られている出力電圧可変
型単巻変圧器（以下スライダツクと呼ぶ）を示
す。１は交流電源、２はスライダツク、３はスラ
イダツク２の出力タツプ、４は負荷である。いま
スライダツク２の入力に印加された交流電源１の
電源電圧VIは、出力タツプ３の位置により比例
的に減少して、負荷４に負荷電圧VLとして印加
される。電源電圧VIと、負荷電圧VLの様子を、
第３図にそれぞれ実線及び、破線を用いて示す。
型単巻変圧器（以下スライダツクと呼ぶ）を示
す。１は交流電源、２はスライダツク、３はスラ
イダツク２の出力タツプ、４は負荷である。いま
スライダツク２の入力に印加された交流電源１の
電源電圧VIは、出力タツプ３の位置により比例
的に減少して、負荷４に負荷電圧VLとして印加
される。電源電圧VIと、負荷電圧VLの様子を、
第３図にそれぞれ実線及び、破線を用いて示す。
スライダツク２により交流出力電圧を可変する
方式は構造が簡単で、割合安価なため広く使用さ
れているが、欠点としては、重量が重く、構造が
機械的であるため、システムとして制御するには
不適であるということが上げられる。また、出力
電圧を決定する要因は、機械的な接触による為、
長期信頼性、環境信頼性が低いという問題もあ
る。
方式は構造が簡単で、割合安価なため広く使用さ
れているが、欠点としては、重量が重く、構造が
機械的であるため、システムとして制御するには
不適であるということが上げられる。また、出力
電圧を決定する要因は、機械的な接触による為、
長期信頼性、環境信頼性が低いという問題もあ
る。
次に電子式の交流電圧可変方式の一例を第２図
に示す。
に示す。
５，６はダイオード、７はNPNトランジスタ、
８はPNPトランジスタ、９は固定抵抗器、１０
は可変抵抗器である。１及び４は第１図と共通で
ある。固定抵抗器９及び可変抵抗器１０により
NPNトランジスタ７とPNPトランジスタ８のそ
れぞれベース電圧が決定され、エミツタの電位が
決定し、従つて負荷４に印加される電圧が決ま
る。交流電源１の正相及び逆相にそれぞれのトラ
ンジスタ７，８が対応し、交流電源１と、負荷４
に印加される電圧との差、即ち電圧降下分はトラ
ンジスタ７及び８のVCEとして消費される。ダイ
オード５及び６はそれぞれのトランジスタ７，８
が逆にバイアスされた際のベース→コレクタ電流
を阻止する為に必要である。
８はPNPトランジスタ、９は固定抵抗器、１０
は可変抵抗器である。１及び４は第１図と共通で
ある。固定抵抗器９及び可変抵抗器１０により
NPNトランジスタ７とPNPトランジスタ８のそ
れぞれベース電圧が決定され、エミツタの電位が
決定し、従つて負荷４に印加される電圧が決ま
る。交流電源１の正相及び逆相にそれぞれのトラ
ンジスタ７，８が対応し、交流電源１と、負荷４
に印加される電圧との差、即ち電圧降下分はトラ
ンジスタ７及び８のVCEとして消費される。ダイ
オード５及び６はそれぞれのトランジスタ７，８
が逆にバイアスされた際のベース→コレクタ電流
を阻止する為に必要である。
第２図の回路によつても電源電圧VI及び負荷
電圧VLの電圧波形は第３図の様になる。
電圧VLの電圧波形は第３図の様になる。
第２図によれば、可変抵抗器１０を可変するこ
とにより負荷電圧VLを可変することができるが、
主に電力消費を行うトランジスタ７，８が２素子
となること、相互のコレクタに絶縁が必要なこと
等により、小型化、低価格化に限界がある。また
トランジスタ７，８のベースに入つている可変抵
抗器１０の両端には負荷電圧VLが常に印加され
ており、結局、可変抵抗器１０には交流電源１の
電圧VI相当の耐圧が必要になり、更に出力を安
全に可変操作するために絶縁も必要になる。従つ
てこの回路をマイクロコンピユータ等を用いてシ
ステム化するためには、絶縁、高耐圧の制御素子
が必要となり、コンパクトなシステムには適合し
なくなつてしまう。
とにより負荷電圧VLを可変することができるが、
主に電力消費を行うトランジスタ７，８が２素子
となること、相互のコレクタに絶縁が必要なこと
等により、小型化、低価格化に限界がある。また
トランジスタ７，８のベースに入つている可変抵
抗器１０の両端には負荷電圧VLが常に印加され
ており、結局、可変抵抗器１０には交流電源１の
電圧VI相当の耐圧が必要になり、更に出力を安
全に可変操作するために絶縁も必要になる。従つ
てこの回路をマイクロコンピユータ等を用いてシ
ステム化するためには、絶縁、高耐圧の制御素子
が必要となり、コンパクトなシステムには適合し
なくなつてしまう。
発明の目的
そこで本発明は上記従来例の問題点を克服し単
純な回路構成で、システム化も可能な、比較的軽
負荷を対象とした電力コントロールを目的とする
ものである。
純な回路構成で、システム化も可能な、比較的軽
負荷を対象とした電力コントロールを目的とする
ものである。
発明の構成
そしてこの目的を達成するために本発明は次の
構成をとつたものである。すなわち、ダイオード
ブリツジの交流入力の一端は負荷を介して、また
他端は直接単相交流電源に、それぞれ接続し、前
記ダイオードブリツジの直流出力には、パワー
MOSFETのドレイン及び、ソースを接続し、前
記パワーMOSFETのドレインゲート間に固定抵
抗器を接続し、またゲート−ソース間に複数の固
定あるいは可変抵抗器とダイオードを含むバイア
ス回路を接続し、前記バイアス回路に、並列に複
数のフオトカプラの出力トランジスタ部を接続
し、更に前記パワーMOSFETのソースを基準と
する直流電源と前記パワーMOSFETのゲートと
に、前記フオトカプラとは別のフオトカプラのト
ランジスタ部を接続し、前記両フオトカプラの入
力ダイオードに流す電流のスイツチ動作により、
前記負荷に印加される電圧を可変する構成とした
ものである。
構成をとつたものである。すなわち、ダイオード
ブリツジの交流入力の一端は負荷を介して、また
他端は直接単相交流電源に、それぞれ接続し、前
記ダイオードブリツジの直流出力には、パワー
MOSFETのドレイン及び、ソースを接続し、前
記パワーMOSFETのドレインゲート間に固定抵
抗器を接続し、またゲート−ソース間に複数の固
定あるいは可変抵抗器とダイオードを含むバイア
ス回路を接続し、前記バイアス回路に、並列に複
数のフオトカプラの出力トランジスタ部を接続
し、更に前記パワーMOSFETのソースを基準と
する直流電源と前記パワーMOSFETのゲートと
に、前記フオトカプラとは別のフオトカプラのト
ランジスタ部を接続し、前記両フオトカプラの入
力ダイオードに流す電流のスイツチ動作により、
前記負荷に印加される電圧を可変する構成とした
ものである。
実施例の説明
第４図、第６図に本発明の前程例の回路図を示
す。
す。
第６図においてFET１２のドレイン−ソース
間には電源電圧VIから負荷電圧VLを差引いた電
圧が印加されており（以下ドレイン電圧VDSと略
す）、ドレイン電圧を固定抵抗器９と、可変抵抗
器１０と直流電源VDC（又は電圧VF）で分圧され
た電圧がゲート−ソース間に印加されている（以
下ゲート電圧VGSと略す）。
間には電源電圧VIから負荷電圧VLを差引いた電
圧が印加されており（以下ドレイン電圧VDSと略
す）、ドレイン電圧を固定抵抗器９と、可変抵抗
器１０と直流電源VDC（又は電圧VF）で分圧され
た電圧がゲート−ソース間に印加されている（以
下ゲート電圧VGSと略す）。
直流電流VDCはダイオード部１８、固定抵抗器
１５、コンデンサ１６により構成されており、ゲ
ート電圧VGSに直流バイアスを与えている。
１５、コンデンサ１６により構成されており、ゲ
ート電圧VGSに直流バイアスを与えている。
第７図、第８図はFET１２の特性図である。
第７図は、IDS−VGS特性を示す。通常、FETに
はスレツシユホールド電圧VTHがあり、ゲート電
圧VGSがスレツシユホールド電圧VTHを越すと、
ON領域に入つてドレイン電流IDSが流れる。
はスレツシユホールド電圧VTHがあり、ゲート電
圧VGSがスレツシユホールド電圧VTHを越すと、
ON領域に入つてドレイン電流IDSが流れる。
第６図に示す直流電源VDCはこのスレツシユホ
ールド電圧VTHを補償するもので、適度な値を選
択することにより、負荷電圧VLの波形を改善す
る。
ールド電圧VTHを補償するもので、適度な値を選
択することにより、負荷電圧VLの波形を改善す
る。
第８図は、IDS−VDS特性を示す。ゲート電圧
VGSをパラメータとして、ドレイン電流IDSとドレ
イン電圧VDSの関係が求められる。第７図中の一
点鎖線が、第４図に示す回路の動作点を示してい
る。IDPはVL＝VIのときのピークドレイン電流値
を示す。VDPはVL＝０即ちVDS≒VIのときのピー
クドレイン電圧値を示す。ゲート電圧VGSの値を
上昇させるとドレイン電流IDSは増加方向、ドレ
イン電圧VDSは減少方向へ動作点が移動する。
VGSをパラメータとして、ドレイン電流IDSとドレ
イン電圧VDSの関係が求められる。第７図中の一
点鎖線が、第４図に示す回路の動作点を示してい
る。IDPはVL＝VIのときのピークドレイン電流値
を示す。VDPはVL＝０即ちVDS≒VIのときのピー
クドレイン電圧値を示す。ゲート電圧VGSの値を
上昇させるとドレイン電流IDSは増加方向、ドレ
イン電圧VDSは減少方向へ動作点が移動する。
更に電源電圧VIは交流電圧であるので、電圧
位相により、一点鎖線で示す動作点ラインが第７
図の矢印方向に移動する。
位相により、一点鎖線で示す動作点ラインが第７
図の矢印方向に移動する。
従つて第４図に示す可変抵抗器１０の値をある
値にセツトすると、IDP−VDPを結ぶ動作点ライン
上の一点に動作点Ａが求められる。電源電圧VI
の位相により、動作点は上記動作点ＡとIDSとVDS
の原点を結ぶほぼ直線上をを移動することにな
る。
値にセツトすると、IDP−VDPを結ぶ動作点ライン
上の一点に動作点Ａが求められる。電源電圧VI
の位相により、動作点は上記動作点ＡとIDSとVDS
の原点を結ぶほぼ直線上をを移動することにな
る。
第９図に、電源電圧VIと負荷電圧VLの関係を
示す。前求のゲートのスレツシユホールド電圧
VTHを直流電源VDCで補償しているので、負荷電
圧VLはほぼ電源電圧VIに相似している。
示す。前求のゲートのスレツシユホールド電圧
VTHを直流電源VDCで補償しているので、負荷電
圧VLはほぼ電源電圧VIに相似している。
しかし、厳密に解析すると、第９図ａの如く直
流電源VDCが比較的高い値のときは、負荷電圧VL
が高いときは正弦波に近いが、負荷電圧VLが低
いときは台形波に近くなる。また直流電源VDCが
比較的低い値のときは、第９図ｂの様に、負荷電
圧VLが低いときに正弦波に近く、高いときには
三角波に近づいてくる。これはゲートのスレツシ
ユホールド電圧VTHが、ドレイン電流の減少とと
もに低下するためである。即ち、負荷電圧VLの
低い領域は、ゲートの直流バイアス、つまり直流
電源VDCの値も低くてよいという相関がある。
流電源VDCが比較的高い値のときは、負荷電圧VL
が高いときは正弦波に近いが、負荷電圧VLが低
いときは台形波に近くなる。また直流電源VDCが
比較的低い値のときは、第９図ｂの様に、負荷電
圧VLが低いときに正弦波に近く、高いときには
三角波に近づいてくる。これはゲートのスレツシ
ユホールド電圧VTHが、ドレイン電流の減少とと
もに低下するためである。即ち、負荷電圧VLの
低い領域は、ゲートの直流バイアス、つまり直流
電源VDCの値も低くてよいという相関がある。
ここでゲートの直流バイアスの電圧補正を実施
した例を第４図に示す。
した例を第４図に示す。
第６図の直流電源VDCの代わりに、ダイオード
部１８を入れており、ゲートのスレツシユホール
ド電圧VTHの補償として、ダイオード部１８の順
方向降下電圧VFを採用している。
部１８を入れており、ゲートのスレツシユホール
ド電圧VTHの補償として、ダイオード部１８の順
方向降下電圧VFを採用している。
第５図はダイオードのIF−VF特性図である。こ
のIF−VF特性は第７図に示す。FET１２のIDS−
VGS特性に極めてよく近似している。ここの近似
した両者の特性を組合せて、FET１２のゲート
のスレツシユホールド電圧VTHの影響を打消して
いるため、電源電圧VI及び負荷電圧VLの電圧波
形を殆ど近似することができる。この様子を第１
０図ｄに示す。
のIF−VF特性は第７図に示す。FET１２のIDS−
VGS特性に極めてよく近似している。ここの近似
した両者の特性を組合せて、FET１２のゲート
のスレツシユホールド電圧VTHの影響を打消して
いるため、電源電圧VI及び負荷電圧VLの電圧波
形を殆ど近似することができる。この様子を第１
０図ｄに示す。
また第１０図ａ，ｂ，ｃにそれぞれドレイン電
圧VDS、ゲート電圧VGS、ダイオード部１８の順
方向降下電圧VFの波形を示す。順方向降下電圧
VFの値がドレイン電圧VDSの減少とともに減少
し、ゲート電圧VGSも減少している様子を示して
いる。
圧VDS、ゲート電圧VGS、ダイオード部１８の順
方向降下電圧VFの波形を示す。順方向降下電圧
VFの値がドレイン電圧VDSの減少とともに減少
し、ゲート電圧VGSも減少している様子を示して
いる。
一般にFETのゲートのスレツシユホールド電
圧VTHは一定の範囲でバラつくものが多いが、ダ
イオード18部のダイオードの品種及び個数を調整
すれば、スレツシユホールド電圧VTHは容易に補
正することができる。
圧VTHは一定の範囲でバラつくものが多いが、ダ
イオード18部のダイオードの品種及び個数を調整
すれば、スレツシユホールド電圧VTHは容易に補
正することができる。
次に、本発明の他の前程例を第１１図に示す１
９は固定抵抗器部、２０はフオトカプラ部、２１
はスイツチ部である。第４図における可変抵抗器
１０を固定抵抗器部１９に置換しており、各々の
固定抵抗器に対応して、フオトカプラ部２０の
各々のフオトカプラの出力トランジスタが接続さ
れている。スイツチ部２１の各スイツチが全て
OFFであれば、フオトカプラ部２０の全ての出
力トランジスタはOFFとなつており、固定抵抗
器部１９の合成抵抗値は全ての固定抵抗器の値の
和となり、負荷４には最高電圧が出力される。
９は固定抵抗器部、２０はフオトカプラ部、２１
はスイツチ部である。第４図における可変抵抗器
１０を固定抵抗器部１９に置換しており、各々の
固定抵抗器に対応して、フオトカプラ部２０の
各々のフオトカプラの出力トランジスタが接続さ
れている。スイツチ部２１の各スイツチが全て
OFFであれば、フオトカプラ部２０の全ての出
力トランジスタはOFFとなつており、固定抵抗
器部１９の合成抵抗値は全ての固定抵抗器の値の
和となり、負荷４には最高電圧が出力される。
次にスイツチ部２１のスイツチ２２を除く任意
のスイツチがONとなると、このスイツチに対応
したフオトカプラ部２０のフオトカプラの出力ト
ランジスタが上から順にONとなり、固定抵抗器
部１９の合成抵抗値が低下し、負荷４に印加され
る負荷電圧VLが低下する。またスイツチ部２１
のスイツチ２２がONとなると、フオトカプラ部
２０の全てのフオトカプラの出力トランジスタが
ONとなり、ゲート電圧VGSは、ほぼ０となり、
FET１２はOFFとなり、負荷４に出力される負
荷電圧は０となる。ここで負荷４を特定すると、
負荷電圧VLはスイツチ部２１の各スイツチ２２
のONに対して、それぞれ一義的に決定される。
のスイツチがONとなると、このスイツチに対応
したフオトカプラ部２０のフオトカプラの出力ト
ランジスタが上から順にONとなり、固定抵抗器
部１９の合成抵抗値が低下し、負荷４に印加され
る負荷電圧VLが低下する。またスイツチ部２１
のスイツチ２２がONとなると、フオトカプラ部
２０の全てのフオトカプラの出力トランジスタが
ONとなり、ゲート電圧VGSは、ほぼ０となり、
FET１２はOFFとなり、負荷４に出力される負
荷電圧は０となる。ここで負荷４を特定すると、
負荷電圧VLはスイツチ部２１の各スイツチ２２
のONに対して、それぞれ一義的に決定される。
また、固定抵抗器部１９に可変抵抗器を使用す
れば負荷電圧VLの変更、或いは負荷４が別の負
荷になつた際の負荷電圧VLの再設定を行うこと
が可能となる。
れば負荷電圧VLの変更、或いは負荷４が別の負
荷になつた際の負荷電圧VLの再設定を行うこと
が可能となる。
しかし、スイツチ部２１が全てOFFで、負荷
電圧VLが最高設定のときゲート電圧VGSは、ドレ
イン電圧VDSを固定抵抗器９と、固定抵抗器部１
９及びダイオード１８部で分圧してものとなる。
つまりゲート電圧VGS≦ドレイン電圧VDSとなり、
どの様にしてもゲート電圧以上のドレイン電圧が
発生する。即ち負荷電圧VLの上限にはドレイン
電圧分のロスが発生することになる。
電圧VLが最高設定のときゲート電圧VGSは、ドレ
イン電圧VDSを固定抵抗器９と、固定抵抗器部１
９及びダイオード１８部で分圧してものとなる。
つまりゲート電圧VGS≦ドレイン電圧VDSとなり、
どの様にしてもゲート電圧以上のドレイン電圧が
発生する。即ち負荷電圧VLの上限にはドレイン
電圧分のロスが発生することになる。
一方、ゲートのスレツシユホールド電圧は一般
に１〜5V程度のバラツキを持つものが多く、第
１１図の回路例では、負荷電圧VLの上限が、
FET１２のゲートのスレツシユホールド電圧VTH
に依存し、かなりの変動巾を持つため、負荷の定
格設計が困難、定格電圧が低目となるため出力電
圧全域でロスが増加する等の不具合がある。これ
を解決したのが本発明である。
に１〜5V程度のバラツキを持つものが多く、第
１１図の回路例では、負荷電圧VLの上限が、
FET１２のゲートのスレツシユホールド電圧VTH
に依存し、かなりの変動巾を持つため、負荷の定
格設計が困難、定格電圧が低目となるため出力電
圧全域でロスが増加する等の不具合がある。これ
を解決したのが本発明である。
第１２図に本発明の一実施例を示す。
１４は固定抵抗器、１７はダイオード、２３は
他のフオトカプラ、２４はスイツチ部、２５はコ
ンデンサ、２６は固定抵抗器である。スイツチ部
２１がONとなつたときの動作は第１１図と同様
である。いまスイツチ部２４のみがONとなつた
ときの動作を説明する。
他のフオトカプラ、２４はスイツチ部、２５はコ
ンデンサ、２６は固定抵抗器である。スイツチ部
２１がONとなつたときの動作は第１１図と同様
である。いまスイツチ部２４のみがONとなつた
ときの動作を説明する。
スイツチ部２１がONとなると、フオトカプラ
２３の出力トランジスタがONとなる。この出力
トランジスタのコレクタには、ダイオード１７、
固定抵抗器１４，２６、コンデンサ２５から構成
される直流電源VBが接続されており、この電圧
がFET１２のゲートに接続されている。
２３の出力トランジスタがONとなる。この出力
トランジスタのコレクタには、ダイオード１７、
固定抵抗器１４，２６、コンデンサ２５から構成
される直流電源VBが接続されており、この電圧
がFET１２のゲートに接続されている。
直流電源VBはフオトカプラ２３の出力トラン
ジスタがONし、FET１２のゲートに接続された
状態で、FET１２の完全にON状態となる様に設
定されている。このときダイオードブリツジ１１
の順方向降下電圧をVDBとし、負荷４に流れる電
流をIL、パワーMOSFETのオン抵抗をRONとする
と、 VL＝VI−（VDB＋RON・IL） となる。通常、VDBは１〜1.5V、RON・ILは0.5V
以下に設計できるので、オン抵抗RONのバラツキ
が多少あつても、負荷電圧は安定することにな
る。誘導電動機を負荷とした際の実測によれば、
電源電圧VI＝100Vに於て、第１１図の回路に於
て、負荷電圧VL(nax)＝88〜93V、第１２図の回路
に於て、負荷電圧VL(nax)＝98〜98.5Vの結果が得
られた。
ジスタがONし、FET１２のゲートに接続された
状態で、FET１２の完全にON状態となる様に設
定されている。このときダイオードブリツジ１１
の順方向降下電圧をVDBとし、負荷４に流れる電
流をIL、パワーMOSFETのオン抵抗をRONとする
と、 VL＝VI−（VDB＋RON・IL） となる。通常、VDBは１〜1.5V、RON・ILは0.5V
以下に設計できるので、オン抵抗RONのバラツキ
が多少あつても、負荷電圧は安定することにな
る。誘導電動機を負荷とした際の実測によれば、
電源電圧VI＝100Vに於て、第１１図の回路に於
て、負荷電圧VL(nax)＝88〜93V、第１２図の回路
に於て、負荷電圧VL(nax)＝98〜98.5Vの結果が得
られた。
発明の効果
本発明によれば、比較的軽負荷の電力制御をコ
ンパクトに、安価に提供でき、システム化も容易
にできるというすぐれた特徴を持つている。
ンパクトに、安価に提供でき、システム化も容易
にできるというすぐれた特徴を持つている。
第１の特徴は、電力制御用の素子が１素子で実
現できることである。
現できることである。
第２の出力をコントロールする部分、（即ち第
１１図に於ける固定抵抗器部１９）に印加される
電圧が低いことである。この電圧はゲート電圧
VGSであるので通常の場合10V程度を上限として
制御できる。従つて、交流電源100Vまたは200V
系の制御を行うには極めて低い制御電圧であり、
フオトカプラを使用すれば、容易にマイクロコン
ピユータ等と組合せて、システム化することがで
きる。
１１図に於ける固定抵抗器部１９）に印加される
電圧が低いことである。この電圧はゲート電圧
VGSであるので通常の場合10V程度を上限として
制御できる。従つて、交流電源100Vまたは200V
系の制御を行うには極めて低い制御電圧であり、
フオトカプラを使用すれば、容易にマイクロコン
ピユータ等と組合せて、システム化することがで
きる。
更に、回路構成が極めて単純であり、安価に構
成できること、各部品のシヨート、オープン等の
異常時に対しても、回路の電源側に負荷が入つて
いることから、安全性が高いという利点を有して
いる。また負荷電圧VLのひずみも実用上支障の
ない範囲におさめることができる。
成できること、各部品のシヨート、オープン等の
異常時に対しても、回路の電源側に負荷が入つて
いることから、安全性が高いという利点を有して
いる。また負荷電圧VLのひずみも実用上支障の
ない範囲におさめることができる。
以上、種々の優れた効果を有しており、比較的
軽負荷の電圧制御をシステム的に行う手段として
最適のものとなるのである。
軽負荷の電圧制御をシステム的に行う手段として
最適のものとなるのである。
第１図はスライダツクを用いた従来例を示す回
路図、第２図はトランジスタを用いた従来例を示
す回路図、第３図は第１図、第２図の電圧制御波
形図、第４図は本発明の前程例を示す回路図、第
５図はダイオードのIF−VF特性図、第６図は本発
明の他の前程例を示す回路図、第７図はFETの
IDS−VGS特性図、第８図はFETのIDS−VDS特性図、
第９図は第６図の回路による電圧制御波形図、第
１０図は電圧制御波形図、第１１図は本発明の他
の前程例を示す回路図、第１２図は本発明の一実
施例を示す回路図である。 １…交流電源、４…負荷、９…固定抵抗、１９
…固定抵抗器部、２０…フオトカプラ部、２１…
スイツチ部、２２…スイツチ、２３…フオトカプ
ラ、２４…スイツチ部、２５…コンデンサ、２６
…固定抵抗器。
路図、第２図はトランジスタを用いた従来例を示
す回路図、第３図は第１図、第２図の電圧制御波
形図、第４図は本発明の前程例を示す回路図、第
５図はダイオードのIF−VF特性図、第６図は本発
明の他の前程例を示す回路図、第７図はFETの
IDS−VGS特性図、第８図はFETのIDS−VDS特性図、
第９図は第６図の回路による電圧制御波形図、第
１０図は電圧制御波形図、第１１図は本発明の他
の前程例を示す回路図、第１２図は本発明の一実
施例を示す回路図である。 １…交流電源、４…負荷、９…固定抵抗、１９
…固定抵抗器部、２０…フオトカプラ部、２１…
スイツチ部、２２…スイツチ、２３…フオトカプ
ラ、２４…スイツチ部、２５…コンデンサ、２６
…固定抵抗器。
Claims (1)
- １ ダイオードブリツジの交流入力の一端は負荷
を介して、また他端は直接単相交流電源に、それ
ぞれ接続し、前記ダイオードブリツジの直流出力
には、パワーMOS FETのドレイン及び、ソー
スを接続し、前記パワーMOS FETのドレイン
−ゲート間に固定抵抗器を接続し、またゲート−
ソース間に、複数の固定あるいは可変抵抗器と１
個または複数個のダイオードを含むバイアス回路
を直列に接続し、前記ゲート−ソース間の複数の
固定あるいは可変抵抗器とダイオードを含むバイ
アス回路の各部品にそれぞれ並列にフオトカプラ
の出力トランジスタ部を接続し、更に前記パワー
MOS FETのソースを基準とする直流電源と前
記パワーMOS FETのゲートとに、前記フオト
カプラとは別のフオトカプラのトランジスタ部を
接続し、前記両フオトカプラの入力ダイオードに
流す電流のスイツチ動作により、前記負荷に印加
される電圧を可変とする構成とした電子式交流電
圧可変装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58251202A JPS60142712A (ja) | 1983-12-29 | 1983-12-29 | 電子式交流電圧可変装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58251202A JPS60142712A (ja) | 1983-12-29 | 1983-12-29 | 電子式交流電圧可変装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60142712A JPS60142712A (ja) | 1985-07-27 |
| JPH0475526B2 true JPH0475526B2 (ja) | 1992-12-01 |
Family
ID=17219203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58251202A Granted JPS60142712A (ja) | 1983-12-29 | 1983-12-29 | 電子式交流電圧可変装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60142712A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4868342B2 (ja) * | 2005-03-31 | 2012-02-01 | 大阪シーリング印刷株式会社 | 剥離シート付きラベル及びその製造方法 |
| JP4876036B2 (ja) * | 2007-07-26 | 2012-02-15 | 日本航空電子工業株式会社 | 粘着製品剥離装置 |
-
1983
- 1983-12-29 JP JP58251202A patent/JPS60142712A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60142712A (ja) | 1985-07-27 |
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