JPH0475542B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はマルチレベル論理回路に関し、特に１
個のクロツク・パルスで作動するマルチ論理レベ
ル回路に関するものである。

金属酸化膜シリコン法によつて作られるダイナ
ミツク・マルチレベル論理回路は、所望の論理機
能の正しい実行を保証する多相クロツクを要求す
る。優先マルチレベル論理機能の実行は、論理を
タイム・スロツトに分割して、最悪の場合すなわ
ち実行すべき論理レベルの最大数をカバーする所
要数のクロツク相を指定することを要求する。ク
ロツク相は、基本信号源からのクロツク信号を分
割することによつて作られる。これはクロツク信
号の多相を生じ、標準としてすべての相は１，
２，４などで割られる基本信号源の周波数に関連
され、これはクロツクのすべての相が基本信号源
の周波数の倍数であることを意味する。この方式
では、作動の周波数は常時１つだけである１つの
相が臨界になるまで増加される。

MOS回路は経済的に製造されると思われるが、
事前充電用の別なクロツク相および論理レベルの
評価を必要とするので、これらの回路は他の形の
論理回路と比較した場合に回路固有の低速によ
り、多くの現行ダイナミツク論理応用には常時利
用されない。

また本発明はデイジタル乗算回路にも関し、特
にデイジタル乗算回路がドミノ制御回路により制
御されるマイクロプロセツトと共に用いるデイジ
タル乗算回路に関する。

電界効果トランジスタ回路および特に大規模集
積回路の使用における主な制限は、乗算器に見ら
れるようなダイナミツク論理回路を電界トランジ
スタによる論理回路の実行で要求される多重クロ
ツクの必要性に起因する高速応用まで拡大するこ
とに伴う制限である。従来は、電界効果トランジ
スタの論理回路の実現に要求された多重クロツク
相が存在した。事前充電の相は論理回路を構成す
るのに用いられるトランジスタを相互接続するデ
ータ線のすべてを事前充電するのに必要であり、
第２クロツク相は論理の実行の結果を評価するの
に必要である。論理回路が一緒に接続されて各段
階が先行する論理段の結果に左右される場合は、
多相クロツク機能が要求される。第１クロツク相
は論理回路のすべてのデータ線を全部事前充電
し、第２クロツク相は第１論理レベルを評価し、
その後結果は第３クロツク相によつて評価される
第２論理レベルに加えられ、以下論理レベルの全
数にわたつて同様である。かくて、電界効果トラ
ンジスタが実行すべきＮ個の論理レベルの機能で
は、Ｎ＋１個のクロツク相、すなわちデータ・ラ
インのすべてを事前充電する相および評価すべき
各論理レベル用の相が要求される。かくて論理レ
ベルのタイム・スロツト配列は多くの論理回路に
評価の順番を無為に待たせ、全体的な結果として
これらの回路は著しく低速となる。かくて、電界
効果トランジスタの論理回路が手持ち形計算機そ
の他同様な応用に用いられる場合にはこれまで問
題がなかつた。しかし、回路対する要求が複雑化
するにつれて、複合論理機能を実行する速度の要
求が重大となる。回路が評価すべき適当なタイ
ム・スロツトを待つだけの余裕は、高速のナノ秒
範囲を必要とする応用では許されない。

乗算機能を実行することを要求されるマイクロ
プロセツサ装置における時間の最小化は、デイジ
タル乗算の変形ブース・アルゴリズムを実行する
ハードウエア乗算器の実現により、マイクロプロ
セツサの数多い処理サイクルから比較的小数のマ
イクロプロセツサ・サイクルまで減少される。し
かし、この時間減少でさえ、近代技術応用に必要
な速度を電界効果トランジスタ形のマイクロプロ
セツサに与えるのには不足である。

マルチレベル論理回路は、カスケード配列に接
続されている第１複数個の論理回路を含む。第２
複数個の擬似論理回路もカスケード配列に接続さ
れており、第１複数個の論理回路を評価する論理
パルスを発生させるのに使用される。クロツク源
は第１複数個の論理回路および第２複数個の擬似
論理回路に事前充電信号を供給し、評価回路は第
１複数個の論理回路の論理状態を評価する評価信
号を得るために擬似論理信号からの出力信号とク
ロツク信号とを組み合わせるのに使用される。

各レベルで評価すべきデータの利用度と一致す
る評価パルスが供給されるマルチレベル論理回路
が開示されている。

評価回路は高速プログラマブル論理配列を得る
ために、マルチレベル論理回路と組み合わされ
る。

マイクロプロセツサ用のデイジタル乗算回路
は、２つの数のデイジタル乗算を実行する変形ブ
ース・アルゴリズムを利用するとともに、ｎを乗
数のビツト数の半分に等しい正の整数として、選
択された数ｎのブース・オペレーシヨン・セツト
に乗数を記録するブース・レコーダを含む。各オ
ペレーシヨン・セツトは乗算セツトによりカスケ
ード配列に接続されている第２複数個のｎ個の部
分積セレクタに加えられ、この場合各部分積セレ
クタ乗算セツトは記録されたブースオペレーシヨ
ン・セツトの１つを実行する。部分積セレクタの
出力は加算装置によつて加算され、またドミノ回
路装置は部分積セレクタに接続されているブー
ス・オペレーシヨン・セツトの完了時に部分積セ
レクタの各素子に評価パルスを供給する。

乗算器のようなマルチレベル論理回路では、マ
ルチレベル論理回路の各レベルがドミノ制御回路
の使用により評価の準備を整えるときを検出する
ことによつて動作速度の面で性能が向上される。

ドミノ制御回路は１個のクロツク・パルスとそ
の補数の伝搬について最悪の場合の時間遅延を実
現して、ブース乗算器の対応する段が評価すべき
位置にあるときを正確に作る。

加算装置は、複数個の部分積セレクタの選択さ
れた素子間に接続される複数個の加算回路を含
む。加算セツト内のデータの最も早い可能な評価
を保証するために、ドミノ制御回路は、時間遅延
が加算回路にその論理演算を実行させかつ評価を
受ける準備を整えたデータを持つかぎり、最悪と
思われる場合を表わす加算回路をも含む。その時
間が終ると、ドミノ制御回路は乗算器内の次の論
理レベルに評価可能パルスを供給する。

これらの実施例および本発明の利点ならびに目
的は、図面と共に本明細書を読むことにより明ら
かにされる。

第１図において、本発明による乗算器１６１を
含むマイクロプロセツサが示されている。Ｉ／Ｏ
端子（図示されていない）からの命令はパツド１
０３を介して命令データ・レジスタ１０５に供給
され、次に高速デコーダ１０７、主デコーダ１０
９、およびアドレス算術ユニツト１１１に加えら
れる。主デコーダ１０９は命令を、マイクロプロ
セツサを通じて使用される制御信号にデコードす
る。これらの制御信号は、データ束１１７を介し
て乗算器１６１を含む適当な回路にデコードされ
た信号を伝達する制御パイプライン・レジスタ１
１５に記憶される。

マイクロプロセツサ１００は基本的に２つの部
分、すなわち１３１の区域で表わされる命令部分
と、１３３の区域で表わされるデータ部分とを備
えている。アドレス算術ユニツト１１１は命令デ
ータ・レジスタ１０５から変位マルチプレクサ１
３５を介してデータを受けるとともに、命令リン
ク・レジスタ１５３または汎用レジスタ１１９か
ら高速デコーダ１０７の結果に基づきインデツク
ス・マルチプレクサ１３７を介してデータを受け
る。

適当な算術演算がキヤリー・ブレーク論理１５
５によつて指示される通り実行されてから、アド
レス算術ユニツト１１１の出力１２３は共通アド
レス・バス・レジスタ１２５でラツチされる。こ
のレジスタの出力はその後、データ・メモリまた
は入出力アドレス・スペースのいずれかをアドレ
ス指定するためにパツド１３９を介して集積回路
のＩ／Ｏに加えられたり、定数として用いる内部
バスに加えられる。アドレス算術ユニツトの出力
は命令アドレス・マルチプレクサ１４５にも加え
られる。このマルチプレクサの出力は命令アドレ
ス・レジスタ１４７でラツチされる。マルチプレ
クサのもう１つの入力、すなわち命令アドレス・
レジスタの増分型は１４９によつて提供される。
マルチプレクサ１４５の制御は順序付け回路１４
３によつて提供される。順序付け回路１４３はパ
ツド１４１を介して受けられる分岐および割込み
を制御する。命令アドレス・レジスタ１４７の出
力は、メモリ内の命令をアドレス指定するために
パツド１５１を介してＩ／Ｏに加えられる。命令
アドレス・レジスタ１４７の出力も１サイクルの
遅延後、命令リング・レジスタ１５３でラツチさ
れる。

算術理論ユニツト１２７は汎用レジスタ１１９
からＡマルチプレクサ１６３を介してデータを受
けるとともに、汎用レジスタ１１９、機械制御レ
ジスタ１１３、プログラム状態レジスタ、または
割込状態レジスタからＣマルチプレクサを介して
あるいは乗算器１６１からＢマルチプレクサを介
してデータを受ける。算術論理ユニツトへのキヤ
リーは、主にデコーダの制御下でキヤリー論理１
２１から行われる。算術理論ユニツトの出力は溢
れの場合に、飽和論理１２９によつて調節され
る。出力は次に、Ｘマルチプレクサ１５７および
Ｙマルチプレクサ１５９を介して汎用レジスタ１
１９に帰還される。

多重を要求する命令が主デコーダ１０７によつ
てデコードされると、汎用レジスタの５およびＣ
マルチプレクサの結果は乗算器によつて掛へ合わ
され、その結果はそのブロツクの内部のレジスタ
でラツチされる。

これから言及する第２図は、そこに含まれるド
ミノ制御論理回路の使用により乗算器１６１の基
本作動原理を提供する。反転クロツクの信号クロ
ツクがドミノ回路マルチレベル論理システム１０
に加えられるインバータ３と共に、ドミノ制御マ
ルチレベル論理のブロツク図が示されている。ク
ロツク源１は、導線５を介して擬似負荷制御マル
チレベル論理装置にクロツク信号を供給する。デ
ータ源７は、データ・バス９を介してドミノ制御
マルチレベル論理装置１０に並列データ信号、す
なわちDATA１〜DATA Ｎを供給する。ドミノ
制御マルチレベル論理装置１０はＭ×Ｎ個の論理
素子１３を含む。論理素子は、Ｎビツトの幅を持
つＭレベルのマルチレベル論理装置に対応するＮ
×Ｍマトリツクスを構成するデータ語によつてカ
スケード配列に共に接続されているＮ個の論理素
子の幅を有する語に分けられる。さらに、これも
カスケード配列に接続されるＭ個のドミノ回路１
５がある。各論理素子１３および各ドミノ回路１
５はトランジスタ１７のゲートを働かせるクロツ
ク信号によつて事前に充電され、VCCすなわち
図示されていない電圧源から供給される電圧を対
応する論理素子１３およびドミノ回路１５に加え
させる。１，１論理素子１９、１，（Ｎ−１）論
理素子２１、および１，Ｎ論理素子２５は、矢印
３１によつて示される通り対応する論理素子を基
準電圧すなわちV_ddに接続するクロツ信号作動ト
ランジスタ２７によつて評価される。１，１ドミ
ノ回路２９もクロツク信号によつて評価されるの
は、１，１ドミノ回路２９が最悪の場合の状態を
表わすように接続されているからであり、すなわ
ち第１行に接続される論理素子１３のどれについ
ても評価パルスは反転増幅器３３によつて、正し
い評価を保証するため一度にドミノ制御マルチレ
ベル論理装置の第２行に置かれる論理素子１３に
供給されるからである。もちろん、第２行の論理
素子は第１行の論理素子と共にカスケード配列に
接続され、かくてインバータ３から供給されたク
ロツク信号とインバータ３３の出力とをAND接
続するANDゲードを形成するようにトランジス
タ１７と共に接続されるトランジスタ３７のゲー
トに評価パルスが供給されると同時に評価するこ
とができる。データ源９からのデータは存在する
第１行の論理素子の対応する入力端子に接続さ
れ、またＱ端子は入力端子で第２行の対応する論
理素子に接続され、したがつてカスケード接続を
作ることを注目しなければならない。この構成は
全Ｍ行を通じて完全に保たれる。各行のドミノ回
路１５はカスケード配列に同様に接続され、おの
おのは信号の伝搬遅延があつて評価パルスがイン
バータ３３の出力に供給されるとき対応する論理
がすべての論理動作を完了することを保証するか
ぎり最悪と思われる条件を表わす。ドミノ制御マ
ルチレベル論理装置１０の評価は（Ｍ−１）ドミ
ノ回路装置のみを要求するが、論理素子１３の出
力に供給されるデータがＭ行のメンバーでありか
つ記憶場所に記憶すべき場合、Ｍドミノ回路３９
の最終出力インバータ３３に記憶休止が供給され
ることがある。かくて論理素子の各行に関する評
価パルスの発生は評価パルスを作る各ドミノの降
下と共に降下する１行の最終ドミノに比較され
る。これは電界効果トランジスタ論理回路を評価
する非同期操作を与える。

これから言及する第３図は、第２図に関して説
明されたドミノ原理を含む第１図の乗算器１６１
のブロツク図である。被乗数は、第１図のＣマル
チプレクサ１６７からデータ・バス１７５を介し
て、６個の部分積セレクタ、行１９３，１９５，
１９７，２０１，２０９および２１３に加えられ
る。乗数は汎用レジスタ５，１５９から導線束１
７７を介してブース・レコーダ２１７に加えられ
る。第３図の実施例において、乗数は13ビツトで
あり被乗数は16ビツトである。しかしここで提供
される例は、どんな大きさの乗数およびどんな大
きさの被乗数にも適用し得る。第３図で説明され
る回路はすべて、第２図に示される通り第１段階
のクロツクQPによつて事前充電され、また評価
パルスによつて第４図について説明される通り選
択された時間中続けられる。部分積セレクタのす
べてはクロツクQEによつて同時に評価される。
第１部分積セレクタ１９３は乗数ビツト10，11お
よび12を用いるブース・レコーダ２１９によつて
制御される。第２部分積セレクタ１９５は乗数ビ
ツト８，９および10を用いるブース・レコーダ２
２１によつて制御される。第３部分積セレクタ１
９７は乗数ビツト６，７および８を用いるブー
ス・レコーダ２２３によつて制御される。第４部
分積セレクタ２０１は乗数ビツト４，５および６
を用いるブース・レコーダ２２５によつて制御さ
れる。第５部分積セレクタ２０９は乗数ビツト
２，３および４を用いるブース・レコーダ２２７
によつて制御される。第６部分積セレクタは乗数
ビツト０，１、および２を使用するブース・レコ
ーダ２２９によつて制御される。最初の３個のセ
レクタ１９３，１９５、および１９７からの部分
積はキヤリー・セーブ加算器（CSA）１９９に
より加算される。CSAは、部分積セレクタ遅延
回路１７９によつて供給される評価パルスにより
評価される。CSA１９９の出力およびセレクタ
２０１からの部分積はCSA２０７によつて加算
される。CSA２０７の評価パルスはCSA遅延回
路１８１によつて供給される。CSA２０７の出
力およびセレクタ２０９からの部分積はCSA２
１１によつて加算される。CSA２１１の評価パ
ルスはCSA遅延回路１８３によつて供給される。
CSA２１１の出力およびセレクタ２１３からの
部分積はCSA２１５によつて加算される。CSA
２１５の評価パルスはCSA遅延回路１８５によ
つて供給される。CSA２１５の出力は中間レジ
スタ２１９に入る。これは１クロツク・サイクル
の活動を完成する。後続クロツク・サイクルで、
中間レジスタ１１９の内容はキヤリー・リツプル
加算器（CRA）２２７によつて加算される。こ
れは積レジスタ２２９でラツチされる積を作る。
積レジスタは次に、Ｂマルチプレクサ１６５を介
して算術論理ユニツト１２７に加えられる。

これから言及する第４図において、第４図と共
に使用すべき第３図のタイミング図が示されてい
る。第３図において、データは頁の下部で導線１
７５を介して入力し、部分積セレクタおよびキヤ
リー・セーブ加算器を通つて流れ、結局は第３図
の上部で積セレクタ２２９から現われる。中間レ
ジスタ２１９とキヤリー・リツプル加算器２２７
との間の分離は、第１段階３６５の完了と第２段
階３６７の開始を示す。この分離は線と矢印の組
合せ３６９によつて示される。第４図において、
垂直線３２１および３２６は乗算サイクルの開始
を表わし、この場合事前充電クロツクは矢印３３
７によつて示される通りキヤリー・セーブ加算器
およびセレクタを含む乗算器１６１の内部の回路
を事前充電し、寸法線３３９によつて示される通
り導線バス１７５に入力を供給し、さらに寸法線
３４１により示される通りキヤリー・リツプル加
算器２２７を事前充電する。垂直線３２３で、事
前充電クロツクは波形３２９によつて示される通
り除去されて評価クロツクが波形３３１によつて
示される通り供給される。すべての部分積セレク
タは、寸法線３５１によつて示される通り、垂直
線３２３と３３８との間の時間で評価される。キ
ヤリー・セーブ加算器（CSA）は、垂直線３３
８と３４５との間の時間周期において評価される
最初のキヤリー・セーブ加算器１９９によつて順
次評価される。キヤリー・セーブ加算器１９９の
評価パルスはPPS遅延回路１７９によつて供給さ
れる。第1CSA遅延回路１８１は、垂直線３４５
と垂直線３４７との間の時間中に第2CSA２０７
に第２評価パルスを供給する。CSA評価パルス
は寸法線３５５によつて示されている。第3CSA
評価パルスは、垂直線３４７と３４９との間の距
離である寸法線３５７によつて示される時間中に
第3CSA２１１に供給される。第4CSA２１５は
第3CSA遅延回路１８５によつて供給されるパル
スにより評価される。このパルスは第４図の垂直
線３４９と垂直線３６５との間に生じ、寸法線３
５９によつて表わされる。評価の結果は垂直線３
２５と垂直線３２６との間の時間中に中間レジス
タ２１９に記憶され、それによつて乗算が完成さ
れ、次のサイクルで中間レジスタ２１９の中に含
まれるデータはCRA２２７によつて加算されか
つ第１図の算術論理ユニツト２２７に加わるよう
に積レジスタ２２９に加えられる。第４図は第１
段階が第３図の線３６９の下で行われる動作を表
わし、第段階が線３６９の後で生じることを示
し、各段階はクロツク段階の第１段階および第２
段階によつて開始される。したがつて、上記に開
示されかつ検討された乗算器は、複雑な乗算機能
を実行し得るとともに、クロツク・サイクル当た
り１の割合で算術論理ユニツトに情報を提供する
ことができる。

第５Ａ図および第５Ｂ図は、本発明による16ビ
ツト×16ビツト乗算器の簡潔化された概略図であ
る。第１部分積セレクタ行１９３は19個のセル１
９１を含み、レジスタ３７０および３７２にある
最上位のビツトを受けるが、最下位のビツトは第
５Ｂ図のセル３７４に加えられる。最上位ビツト
用の多重セルが必要なのは、最上位ビツトが符号
ビツトであり３個以上の別々な負荷に加えられる
からである。２個の特別セルがブース操作を実行
するために要求される。

デコードされたブース・オペランドは、部分積
セレクタにブース・オペランドの機能を果たさせ
るであろう。これらの機能は第１表に列記されて
いる。第５図の好適な実施例の本出願において、
各ビツトを左に移動することによつて数を２倍に
するようになつている。第２表は各行のセル数を
示し、第１表はデコード・ブース・アルゴリズム
の真理値表を示す。

第１表 ３ビツト数 000 レジスタの前の行の値に０を加える 001 レジスタの前の行の値に被乗数を加える 010 レジスタの前の行の値に被乗数を加える 011 前の行の値に被乗数の２倍を加える 100 前の値から被乗数の２倍を引く 101 前の値から被乗数を引く 110 前の値から被乗数を引く 111 前の値から０を引く 第２表 行、セルおよび参照数字 セルの数 １ 部分積セレクタ１９３、 19 ２ 部分積セレクタ１９５、 19 ３ 部分積セレクタ１９７、 19 ４ キヤリー・セーブ加算器１９９、 18 ５ 部分積セレクタ２０１、 19 ６ キヤリー・セーブ加算器２１１、 18 ７ 部分積セレクタ２１３、 19 ８ キヤリー・セーブ加算器２１５、 18 ９ 中間レジスタ２１９、 54 10 キヤリー・リツプル加算器２２７、 26 11 積レジスタ２２９、 28 時間遅延を最小にするため、信号源当たり２個
以内の負荷の設計制限が好適な実施例で行われた
が、かくて最悪の場合の条件が１個の負荷である
ことが保証されている。この制限は評価パルスの
発生中に考慮に入れられる。余分のセル３７１お
よび３７５が具備され、第１ブース・レコーダ２
１９によつて供給されるブース・アルゴリズムの
実行に使用される。セルの出力は右に２ビツトだ
け移動されて、第２部分積セレクタ１９５に加え
られる。移動の結果は、導線束３７６を介して
IR（中間）レジスタ２１９に加えられ、そこに累
積される。第２部分積セレクタの出力は第３部分
積セレクタ１９７、行１９９に加えられ、その出
力はキヤリー・セーブ加算器に加えられる。キヤ
リー・セーブ加算器の行を作るのに用いられる各
キヤリー・セーブ加算器は全加算器であり、した
がつて３個の入力を要求する。その理由は第１、
第２および第３部分積セレクタの各出力が第１キ
ヤリー・セーブ加算器の行１９９に加えられて加
算すべき３個の入力を供給するからである。その
後、各全加算器３１０の出力は次の全加算器３１
０に加えられて、ここでその出力は次の部分積ゼ
レクタの出力と組み合わされて、ブース・アルゴ
リズムにより実行された乗算機能の合計結果が第
３図および第４図に関して説明された機能にした
がつて中間レジスタ２１９に供給されるまでキヤ
リー出力をも含む前のキヤリー・セーブ加算器３
１０によつて合計される。

第６図は各ブース・レコーダ段３８０の慨略図
であり、本質的にはプログラマブル論理配列３８
１を含み、ここでブース・アルゴリズムはプログ
ラマブル論理配列３８１によつてデコードされか
つノア・ゲート３８５，３８７およびインバータ
３８９を含む論理デバイス３８３に加えられる。
論理デバイス３８３の出力は、第４図の寸法線３
５１によつて表わされかつゲーテツド・バツフア
増幅器３９２によつて供給される評価パルスQE
１の制御を受けて、データ・バス３９１を介して
部分積セレクタに加えられる。

第７図は、部分積セレクタの入力がブース・レ
コーダからデータ・バス４００を介して供給され
る各部分積セレクタの概略図である。各部分積セ
レクタからの出力はデータ・バス４０３を介して
供給される。各セレクタ・セル１８９の入力は、
データ・バス１７５を介して供給され、１９１に
よつて反転される。しかし、最下位ビツト位置の
ような入力は存在せず、そのとき回路１８７は回
路４０５によつてバイアスを供給される。バイア
スは第７図に示される通り、図示されていない電
圧源に接続されている２個のデイプリーシヨン形
トランジスタによつて作られる。部分積の移動は
通路４０２および４０４により達成される。

PRR遅延回路１７９が第８図に示されており、
部分積セレクタの最悪の場合の条件を表わす伝搬
遅延によつてキヤリー・セーブ加算回路１９９に
加えられる評価パルスを遅延させるのに用いられ
る。それはノア・ゲート４０９および増幅器４１
１によつて接続されかつ組み合わされる出力を持
つ複数個のトランジスタ４０７を含み、その結果
は第1CSA遅延回路１８１および第1CSA行１９
９に加えられる。図面の説明を通じて、QEは評
価パルスを、QPは事前充電パルスを表わす。

第９図はキヤリー・セーブ加算回路２０５およ
びCSA遅延回路１８３の概略図であるが、これ
らの回路は同一である。データ・バス４２７によ
り供給される出力を持つトランジスタ論理４２５
の実行によつて得られる加算回路による回路の加
算のために、インバータ４２１，４２２および４
２３に３個の入力が供給される。これは全加算回
路であり、データ・バス４２７を介して和の出力
およびキヤリー出力を提供する。

第９図の回路に似ている第１０図は、キヤリ
ー・リツプル加算器であり、中間レジスタ２１９
の出力がキヤリー・リツプル加算器２２３によつ
て加算されるデバイス２２３の各段を表わす。第
５図に示された通り、各群５個のキヤリー・リツ
プル加算器を分離しているキヤリー回路４３１が
第１１図に示され、これはノア・ゲート４３３お
よび２個のMOSトランジスタ４３５を含む。第
１０Ｂ図はキヤリー・リツプル加算器用のキヤリ
ー入力を供給する回路である。

第１２Ａ図および第１２Ｂ図は出力バツフア段
にある中間レジスタであり、またマイクロプロセ
ツサが４７１にあるトランジスタ内のデータのロ
ーデイングおよび記憶を制御する事実をも立証す
る。

第１３図は第５図の記憶制御回路であり、ノ
ア・ゲート４５５，４５６およびトランジスタ４
５７を含む。

第１４図は、積レジスタに入る２個の最下位中
間レジスタ・ビツトの出力（これは累積される必
要はない）を遅延させるのに用いられる回路の概
略図を示す。

第１５図は積レジスタ２２９のブロツク概略図
である。記憶制御回路は第１３図に示され、ここ
でもまたそれはコンピユータによつて提供される
走査制御および事前充電パルスならびに評価パル
スと共に使用され、かつオア・ゲート４４４，４
４５，４４６、および全体として４５７で表わさ
れるトランジスタ回路によつて実行されるゲーテ
ツド・オア機能を含む。

これから言及する第１６図には、メモリ２に接
続される出力を持つプログラマブル論理配列１０
０の概略図が示されている。プログラマブル論理
配列１００は２段を含み、第１デコード段７２に
おいてデータ・バス９に現われるデータはデータ
入力線によつて表わされるｘ座標と垂直線７５，
７６，７７および７９によつて表わされるｙ座標
との間にトランジスタ７３を置くことにより情報
をデコードする。データがデコードされるとき、
それは第２段８１に加えられるが、この段は出力
段であり、第１６図の場合にはメモリであるとと
もにデータ・バス９３に接続される他の回路でも
ある負荷を駆動するのに用いられる。出力段のプ
ログラミングはトランジスタ８３によつて表わさ
れ、これは垂直線７５，７６，７７、および水平
線８５，８７の接続を与える。擬似負荷回路１５
は、プログラマブル論理配列１００のｘ軸とｙ軸
との間に接続される１個のトランジスタ３７によ
つて最悪の場合の条件に接続され。明らかに、導
通するトランジスタの数が多いほど、トランジス
タ２７に接続される線の放電が速くなる。したが
つて１個のトランジスタがオンで、１つを除くす
べてのデータ線のトランジスタがすべてオフであ
ることが最悪の場合の配列である。かくて第１６
図の実施例では、トランジスタ８はオンにバイア
スされ、トランジスタ２，４および６はオフにバ
イアスされている。使用可能信号は、擬似論理１
５の中に含まれるゲート３７および２７の構造に
よつてクロツク信号とアンド接続される。これは
パルをインバータ３３の出力に供給させ、かくて
トランジスタ１３７を使用可能にするので、クロ
ツク信号がトランジスタ１７から除去されるなら
ば、プログラマブル論理配列の第２段８１が評価
される。出力はデータ・バス８３およびメモリ２
に加えられ、ここでもし第２擬似回路１０１が評
価されるならば、インバータ１３３はメモリ２に
記憶パルスを供給し、またプログラマブル論理配
列の出力はメモリ２に記憶される。

【図面の簡単な説明】

第１図は本発明による乗算器を含むマイクロプ
ロセツサのブロツク図、第２図はドミノ制御論理
回路のブロツク図、第３図は本発明による第１図
の乗算器のブロツク図、第４図は第３図の乗算器
のタイミング図、第５Ａ図および第５Ｂ図は第３
図の乗算器の簡潔化された概略図、第６図は第５
Ｂ図の各ブース・デコーダ段の概略図、第７図は
第５Ａ図および第５Ｂ図の部分積セレクタ１９１
の概略図、第８図は第５Ａ図のPPR遅延回路の
概略図、第９図は第５図に用いられたキヤリー・
セーブ加算器の概略図、第１０図は第５図に用い
られたキヤリー・リツプル加算器の概略図、第１
１図は第５図の実施例に用いられたキヤリー回
路、第１２Ａ図および第１２Ｂ図は第５図の出力
段にある中間レジスタ、第１３図は第５図の記憶
制御回路、第１４図は第５図のバツフア制御回
路、第１５図は第５図の中間レジスタ２１の概略
図、第１６図は本発明を実施するプログラマブル
論理配列の概略図である。 符号の説明、１０……ドミノ制御回路、１００
……マイクロプロセツサ、１６１……乗算器、１
９１，１９３，１９５，１９７，２０１，２０
９，２１３……部分積セレクタ、１９９，２０
７，２１１，２１５，２２７……CSA、１１９，
２１９……中間レジスタ、２２９……積レジス
タ、２１７，２１９，２２１，２２３，２２５，
２２７，２２９……ブース・レコーダ、３８１…
…プログラマブル論理配列。

Claims (1)

1. 【特許請求の範囲】 １ 論理演算を実行するように接続された複数の
   論理回路手段と、 複数の評価パルスを供給するように接続された
   疑似論理回路手段と、 信号パルスを前記複数の論理回路手段の各々に
   供給するクロツク回路手段と、 複数の疑似論理回路手段からの前記信号パルス
   と前記評価パルスに応答し前記複数の論理回路手
   段の各々を評価する評価回路手段と、を含むマル
   チレベル論理回路であつて、 前記複数の論理回路手段はＭとＮを整数として
   幅ＮビツトのＭレベルのマルチレベル論理回路に
   対応するＭ×Ｎ個の論理回路手段を含み、該論理
   回路手段の各々は所定の回路構成を有し、 前記Ｍ×Ｎ個の論理回路手段は第１から第Ｍ列
   にわたる列に配列され、 Ｎ個の論理回路手段の各々は、対応する第Ｍ列
   のＮ個の論理回路手段を有する第１列のＮ個の論
   理回路手段の各々の間のカスケード接続を定義す
   るようにＮ個の論理回路手段の次の順次列の対応
   する論理回路手段に接続され同様な接続が前記第
   １の列に引き続いてＮ個の論理回路手段の次の順
   次列の対応する論理回路手段に対しＮ個の論理回
   路手段の各々の列の各論理回路手段の間に接続さ
   れ、 前記複数の疑似論理回路手段は所定の類似の回
   路構成を有し第Ｍ番目の疑似論理回路を介してカ
   スケード配列で第１の疑似論理回路手段から接続
   され、 前記クロツク回路手段は前記Ｍ個の疑似論理回
   路手段の各々と前記Ｍ×Ｎ個の論理回路手段の
   各々に接続されプリチヤージクロツク信号パルス
   を各疑似論理回路手段の入力と各論理回路手段に
   供給し、評価クロツク信号パルスを単一クロツク
   信号パルスとして各疑似論理回路手段と各論理回
   路手段に供給し、 前記疑似論理回路手段は前記プリチヤージクロ
   ツク信号パルスに応じて疑似論理回路出力信号を
   供給し、 前記評価回路手段は前記Ｍ個の疑似論理回路手
   段の出力と前記Ｍ×Ｎ個の論理回路手段に接続さ
   れ、前記評価クロツク信号パルスと前記疑似論理
   回路出力信号に応答しＭ個の評価信号を供給し、 前記第１疑似論理回路手段とＮ個の論理回路手
   段の前記第１列は、各出力信号を供給するため前
   記Ｍ個の評価信号のうちの第１評価信号として前
   記評価クロツク信号により付勢され、 前記第１評価信号は前記評価クロツクパルス信
   号のみにより供給され、Ｍ−１評価信号は前記Ｍ
   −１疑似論理回路手段を介して前記第１疑似論理
   回路手段の前記出力信号により供給される前記評
   価パルス信号に組み合わされた前記評価クロツク
   パルス信号により供給されＮ個の論理回路手段の
   各列は前記第１論理回路手段に引き続いて評価信
   号の発生時に出力信号を供給するためのカスケー
   ド配列においてＮ個の論理回路手段に先立つ列に
   対応する前記疑似論理回路手段の前記出力により
   前記評価パルス信号と組み合わせられた前記評価
   クロツク信号パルスにより供給されるマルチレベ
   ル論理回路。