JPH0475690B2 - - Google Patents
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- Publication number
- JPH0475690B2 JPH0475690B2 JP58045319A JP4531983A JPH0475690B2 JP H0475690 B2 JPH0475690 B2 JP H0475690B2 JP 58045319 A JP58045319 A JP 58045319A JP 4531983 A JP4531983 A JP 4531983A JP H0475690 B2 JPH0475690 B2 JP H0475690B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- shift
- repetition period
- adder
- contents
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000010355 oscillation Effects 0.000 claims description 7
- 230000000737 periodic effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/64—Generators producing trains of pulses, i.e. finite sequences of pulses
- H03K3/72—Generators producing trains of pulses, i.e. finite sequences of pulses with means for varying repetition rate of trains
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
技術分野
本発明は半導体回路に関し、より詳細には、
CPUにより制御されるデイジタル回路に於いて
周波数を連続的に変化させる場合に適用され得る
掃引発振回路に関するものである。
CPUにより制御されるデイジタル回路に於いて
周波数を連続的に変化させる場合に適用され得る
掃引発振回路に関するものである。
従来技術
CPUにより制御されるデイジタル回路に於い
て、周波数が連続的に変化する様な信号を得る場
合、プログラマブルタイマー／カウンタ用ICを
使用してソフトウエア（プログラム）により一定
時間毎に周波数の切換を行なうという方法がある
が、この方法ではCPU及びソフトウエアに対す
る負担が大きくなつてしまうという問題があつ
た。
て、周波数が連続的に変化する様な信号を得る場
合、プログラマブルタイマー／カウンタ用ICを
使用してソフトウエア（プログラム）により一定
時間毎に周波数の切換を行なうという方法がある
が、この方法ではCPU及びソフトウエアに対す
る負担が大きくなつてしまうという問題があつ
た。
目 的
本発明は、CPU及びソフトウエアに負担をか
けることなく、ハードウエアによつて所望の掃引
発振を行なうことを目的とする。
けることなく、ハードウエアによつて所望の掃引
発振を行なうことを目的とする。
構 成
本発明の構成について、以下、具体的な実施例
に基づいて説明する。第１図は本発明の回路構成
を示すブロツク図であり、CPUを有し複数レジ
スタにプログラマブルに所定のデータを設定する
ことが可能な半導体回路に於ける、掃引発振回路
を示している。CPUからの掃引発振に関するデ
ータは、データバス１１により４個のレジスタ１
〜４まで送出され、書込信号１２により各レジス
タ１〜４に書込まれる。第１レジスタ１の出力信
号はシフトレジスタ５の入力及び加算器６の一方
の入力に接続される。加算器６のもう一方の入力
にはシフトレジスタ５の出力信号が接続されてい
る。シフトレジスタ５は、シフト回数制御部２′
により第２レジスタ２に設定された回数分シフト
される。又、加算器６は符号制御部３′により、
第３レジスタに設定された内容に応じて加算か減
算かを制御される。タイマー８は第４レジスタ４
に設定された時間毎に切換信号を発生し、この切
換信号のタイミングで加算器６は加算（減算）を
実行する。加算器６の出力信号はカウンタ７の入
力に接続されており、カウンタ７は不図示の基準
発振器からのクロツク信号９をカウントして加算
器６の出力値と等しくなつたら出力信号１０とし
てパルスを１個発生する。
に基づいて説明する。第１図は本発明の回路構成
を示すブロツク図であり、CPUを有し複数レジ
スタにプログラマブルに所定のデータを設定する
ことが可能な半導体回路に於ける、掃引発振回路
を示している。CPUからの掃引発振に関するデ
ータは、データバス１１により４個のレジスタ１
〜４まで送出され、書込信号１２により各レジス
タ１〜４に書込まれる。第１レジスタ１の出力信
号はシフトレジスタ５の入力及び加算器６の一方
の入力に接続される。加算器６のもう一方の入力
にはシフトレジスタ５の出力信号が接続されてい
る。シフトレジスタ５は、シフト回数制御部２′
により第２レジスタ２に設定された回数分シフト
される。又、加算器６は符号制御部３′により、
第３レジスタに設定された内容に応じて加算か減
算かを制御される。タイマー８は第４レジスタ４
に設定された時間毎に切換信号を発生し、この切
換信号のタイミングで加算器６は加算（減算）を
実行する。加算器６の出力信号はカウンタ７の入
力に接続されており、カウンタ７は不図示の基準
発振器からのクロツク信号９をカウントして加算
器６の出力値と等しくなつたら出力信号１０とし
てパルスを１個発生する。
次に第１図のブロツク図及び第２図のタイミン
グチヤート図を参考に動作の説明を行なう。ま
ず、CPUによつて第１〜第４レジスタに、パル
スの繰返し周期の初期値Ta0、シフト数ｎ、変化
の向き＋又は−、タイマー値Tbが設定される。
タイマー８がTbのタイマーとして動作を開始す
る。同時にシフトレジスタ５が第２レジスタ２に
設定された回数ｎだけシフトされ、その結果２n
による除算が行なわれる。尚、シフトレジスタ５
はこの段階ではオールゼロに初期化されているも
のとし、従つてシフト後もオールゼロのままであ
る。Tb時間後にタイマー８から切換信号がでる
と、加算器６によつて第１レジスタ１の内容Ta0
とシフトレジスタ５の内容オールゼロが加算され
る。この加算の際、第３レジスタ３に設定された
符号が正ならば加算を行ない、負ならば減算を行
なうようにする。本例では正符号とする。しかし
この段階ではシフトレジスタ５はオールゼロであ
るから、結局加算器６の出力値は繰返し周期の初
期値Ta0となる。次に、カウンタ７は加算器６の
出力値Ta0になるまでクロツク信号９の個数をカ
ウントしてから出力信号１０として１パルスを発
生する。その後カウンタ７は、クロツク信号９を
加算器６の出力値Ta0と等しくなるまでカウント
して１パルスを発生するという動作を連続して実
行する。即ち、出力信号１０として、繰返し周期
Ta0のパルス列が発生することになる。一方、第
１レジスタ１とシフトレジスタ５には、加算器６
の出力値Ta0が新たにロードされ、シフトレジス
タ５はｎ回分シフトされる。即ち、出力信号１０
として繰返し周期Ta0のパルス列が発生している
間に、第１レジスタ１の内容はTa0、シフトレジ
スタ５の内容はTa0／2nに更新される。その後タ
イマー８からTb時間経過後に切換信号が発生す
ると、加算器６は、第１レジスタ１の内容Ta0と
シフトレジスタの内容Ta0／2nを加算して、出力
値Ta1＝Ta0＋Ta0／2nを出力する。その結果カ
ウンタ７はクロツク信号９を加算器６の更新され
た出力値Ta1＝Ta0＋Ta0／2nまでカウントして
１パルス発生する様になる。即ち、出力信号１０
として繰返し周期Ta0のパルス列をTb時間に亘
つて発生した後、繰返し周期をTa1＝Ta0＋
Ta0／2nに更新してパルス列を発生する。ここで
再び、第１レジスタ１とシフトレジスタ５には加
算器６の出力値Ta1が新たにロードされ、シフト
レジスタ５はｎ回シフトされてTa1／2nとなる。
グチヤート図を参考に動作の説明を行なう。ま
ず、CPUによつて第１〜第４レジスタに、パル
スの繰返し周期の初期値Ta0、シフト数ｎ、変化
の向き＋又は−、タイマー値Tbが設定される。
タイマー８がTbのタイマーとして動作を開始す
る。同時にシフトレジスタ５が第２レジスタ２に
設定された回数ｎだけシフトされ、その結果２n
による除算が行なわれる。尚、シフトレジスタ５
はこの段階ではオールゼロに初期化されているも
のとし、従つてシフト後もオールゼロのままであ
る。Tb時間後にタイマー８から切換信号がでる
と、加算器６によつて第１レジスタ１の内容Ta0
とシフトレジスタ５の内容オールゼロが加算され
る。この加算の際、第３レジスタ３に設定された
符号が正ならば加算を行ない、負ならば減算を行
なうようにする。本例では正符号とする。しかし
この段階ではシフトレジスタ５はオールゼロであ
るから、結局加算器６の出力値は繰返し周期の初
期値Ta0となる。次に、カウンタ７は加算器６の
出力値Ta0になるまでクロツク信号９の個数をカ
ウントしてから出力信号１０として１パルスを発
生する。その後カウンタ７は、クロツク信号９を
加算器６の出力値Ta0と等しくなるまでカウント
して１パルスを発生するという動作を連続して実
行する。即ち、出力信号１０として、繰返し周期
Ta0のパルス列が発生することになる。一方、第
１レジスタ１とシフトレジスタ５には、加算器６
の出力値Ta0が新たにロードされ、シフトレジス
タ５はｎ回分シフトされる。即ち、出力信号１０
として繰返し周期Ta0のパルス列が発生している
間に、第１レジスタ１の内容はTa0、シフトレジ
スタ５の内容はTa0／2nに更新される。その後タ
イマー８からTb時間経過後に切換信号が発生す
ると、加算器６は、第１レジスタ１の内容Ta0と
シフトレジスタの内容Ta0／2nを加算して、出力
値Ta1＝Ta0＋Ta0／2nを出力する。その結果カ
ウンタ７はクロツク信号９を加算器６の更新され
た出力値Ta1＝Ta0＋Ta0／2nまでカウントして
１パルス発生する様になる。即ち、出力信号１０
として繰返し周期Ta0のパルス列をTb時間に亘
つて発生した後、繰返し周期をTa1＝Ta0＋
Ta0／2nに更新してパルス列を発生する。ここで
再び、第１レジスタ１とシフトレジスタ５には加
算器６の出力値Ta1が新たにロードされ、シフト
レジスタ５はｎ回シフトされてTa1／2nとなる。
ところで、タイマー８はTb時間毎に切換信号
を発生するから、第１レジスタ１とシフトレジス
タ５の内容は次々に更新され加算される。その結
果第２図の出力波形図に示すように出力信号１０
のパルス繰返し周期はTb時間毎に変化し、 Ta0＝Ta0 Ta1＝Ta0＋Ta0／2n Ta2＝Ta1＋Ta1／2n 〓 Tam＝Tan-1＋Tan-1／2n となり、周波数が次々に変化して行く掃引発振が
得られる。本例では周波数は次第に低くなるが、
第３レジスタ３に負符号を設定することにより、
周波数を次第に高くすることも可能である。
を発生するから、第１レジスタ１とシフトレジス
タ５の内容は次々に更新され加算される。その結
果第２図の出力波形図に示すように出力信号１０
のパルス繰返し周期はTb時間毎に変化し、 Ta0＝Ta0 Ta1＝Ta0＋Ta0／2n Ta2＝Ta1＋Ta1／2n 〓 Tam＝Tan-1＋Tan-1／2n となり、周波数が次々に変化して行く掃引発振が
得られる。本例では周波数は次第に低くなるが、
第３レジスタ３に負符号を設定することにより、
周波数を次第に高くすることも可能である。
効 果
本発明により、周波数の初期値、周波数変化量
及び変化の方向に相当するデータをレジスタに設
定するだけで、所望の掃引発振がハードウエアに
よつて実行されるようになり、掃引発振の際の
CPU及びソフトウエアにかかる負担を殆どなく
することができる。
及び変化の方向に相当するデータをレジスタに設
定するだけで、所望の掃引発振がハードウエアに
よつて実行されるようになり、掃引発振の際の
CPU及びソフトウエアにかかる負担を殆どなく
することができる。
第１図は本発明の回路の構成を示すブロツク
図、第２図は第１図に於ける出力信号１０の波形
図である。 符号の説明、１……第１レジスタ、２……第２
レジスタ、３……第４レジスタ、４……第４レジ
スタ、５……シフトレジスタ、６……加算器、７
……カウンタ、８……タイマー、９……クロツク
信号、１０……出力信号。
図、第２図は第１図に於ける出力信号１０の波形
図である。 符号の説明、１……第１レジスタ、２……第２
レジスタ、３……第４レジスタ、４……第４レジ
スタ、５……シフトレジスタ、６……加算器、７
……カウンタ、８……タイマー、９……クロツク
信号、１０……出力信号。
Claims (1)
- 【特許請求の範囲】 １ 周期的矩形パルス列の繰返し周期を基準発振
器からのクロツク信号数として設定する第１レジ
スタと、 繰返し周期の変化量を前記第１レジスタのシフ
トによる除算により決定する為のシフト回数を設
定する第２レジスタと、 繰返し周期の変化の正負を決定する符号を設定
する第３レジスタと、 一定の繰返し周期により連続してパルス列を発
生し続ける時間を設定する第４レジスタと、 前記第１レジスタの内容を第２レジスタに設定
された回数分だけシフトする為のシフトレジスタ
と、 前記第１レジスタと前記シフトレジスタの内容
を前記第３レジスタに設定された符号に従つて加
算する為の加算器と、 前記加算器の内容に従つて前記基準発信器から
のクロツク信号パルス数をカウントしてパルス列
を発生する為のカウンタと、 前記第４レジスタに設定された時間毎に切換信
号を発生するタイマー とからなることを特徴とする掃引発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045319A JPS59172827A (ja) | 1983-03-19 | 1983-03-19 | 掃引発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045319A JPS59172827A (ja) | 1983-03-19 | 1983-03-19 | 掃引発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59172827A JPS59172827A (ja) | 1984-09-29 |
| JPH0475690B2 true JPH0475690B2 (ja) | 1992-12-01 |
Family
ID=12715980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58045319A Granted JPS59172827A (ja) | 1983-03-19 | 1983-03-19 | 掃引発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59172827A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004153813A (ja) * | 2002-10-09 | 2004-05-27 | Fuji Electric Fa Components & Systems Co Ltd | パルス発生装置、パルス発生方法、制御プログラム、並びに、記憶媒体 |
-
1983
- 1983-03-19 JP JP58045319A patent/JPS59172827A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59172827A (ja) | 1984-09-29 |
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