JPH04759A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH04759A JPH04759A JP2102046A JP10204690A JPH04759A JP H04759 A JPH04759 A JP H04759A JP 2102046 A JP2102046 A JP 2102046A JP 10204690 A JP10204690 A JP 10204690A JP H04759 A JPH04759 A JP H04759A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- line
- capacity
- source
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、電気的に書き込み可能な不揮発性半導体記
憶装置ＩＰ’ＲＯＭ、フラッシュＥＥＰＲＯＭの書き込
み手法に関するものである。
憶装置ＩＰ’ＲＯＭ、フラッシュＥＥＰＲＯＭの書き込
み手法に関するものである。
［従来の技術］
第４図は、１９８８ 工ＥＥＥ ｌ５ＳＣＣダイジェス
トオブ テクニカルベーバーズ、１３２頁に示された従
来のフラッシュＥＥＰＦＩＯＭのブロック図、第５図は
、第４図に示すメモリセルの断面図であム図において、
メモリアレイ（１）は第５図に示したメモリセル（１３
）が行方向、列方向に配列されたものであり、メモリセ
／’（１３）のドレイン（２）がビット線（２２）Ｋ、
−ｙ ン） Ｉ：ｌ −ルケ−）（３）カ’；ｙ −ト
１ｍ （２３）に接続されている。ワード＆１（２３）
はＸデコーダ（４）の出力である。ビット線（２２）は
Ｙゲート（５）に接続される。Ｙゲート（５）はＹデコ
ーダ（６）により制御されビット線（２２）とセンスア
ンプ（図示せず）、書き込みバッファ（図示せず）の接
続を制御する。
トオブ テクニカルベーバーズ、１３２頁に示された従
来のフラッシュＥＥＰＦＩＯＭのブロック図、第５図は
、第４図に示すメモリセルの断面図であム図において、
メモリアレイ（１）は第５図に示したメモリセル（１３
）が行方向、列方向に配列されたものであり、メモリセ
／’（１３）のドレイン（２）がビット線（２２）Ｋ、
−ｙ ン） Ｉ：ｌ −ルケ−）（３）カ’；ｙ −ト
１ｍ （２３）に接続されている。ワード＆１（２３）
はＸデコーダ（４）の出力である。ビット線（２２）は
Ｙゲート（５）に接続される。Ｙゲート（５）はＹデコ
ーダ（６）により制御されビット線（２２）とセンスア
ンプ（図示せず）、書き込みバッファ（図示せず）の接
続を制御する。
Ｘデコーダ（４）、Ｙデコーダ（６）はアドレスバッフ
ァ（７）の出力を受け１本Ｏ７−）’Ｍ （２３）、１
ｍ（Ｄ Ｙ ’１−［５）を選択する。メモリアレイ
（１）への書き込みデータや、メモリアレイ（１）から
の読み出しデータは入出力バッファ（８）を介して入出
力される。更にコマンドレジスタ（９）、書き込み／読
み出し制御回路（１０）が設けられている。コマンドレ
ジスタ（９）は、コマンド入力状態の時、入力データに
応じてチップの動作モードを示す信号を書き込み／読み
出し制御回路（１０）に送る。書き込み／読み出し制ａ
回路（ｌＯ）はコマンドレジスタ（９）から送られた信
号に応じてチップの書き込み／読み出し動作を行なう。
ァ（７）の出力を受け１本Ｏ７−）’Ｍ （２３）、１
ｍ（Ｄ Ｙ ’１−［５）を選択する。メモリアレイ
（１）への書き込みデータや、メモリアレイ（１）から
の読み出しデータは入出力バッファ（８）を介して入出
力される。更にコマンドレジスタ（９）、書き込み／読
み出し制御回路（１０）が設けられている。コマンドレ
ジスタ（９）は、コマンド入力状態の時、入力データに
応じてチップの動作モードを示す信号を書き込み／読み
出し制御回路（１０）に送る。書き込み／読み出し制ａ
回路（ｌＯ）はコマンドレジスタ（９）から送られた信
号に応じてチップの書き込み／読み出し動作を行なう。
次に、動作について説明する。メモリアレイ（１）に記
憶されたデータの消去は一括しておこなわれる。全ての
メモリーセル（１３）のソース（１１）に高圧が印加さ
れ、コントロールゲート（３）は接地される。
憶されたデータの消去は一括しておこなわれる。全ての
メモリーセル（１３）のソース（１１）に高圧が印加さ
れ、コントロールゲート（３）は接地される。
フローテイングゲー） （１２）とソース（１１）間の
酸化膜に高電界が印加されるのでトンネル電流が流れフ
ローテイングゲー）（１２）に蓄積された電子が除去さ
れる。これにより、コントロールゲート（３）からみた
メモリトランジスタのしきい値は低くなる。すなわち、
ＦＰＲＯＭにおいて、紫外線消去した状態と同・□゛に
なる。消去パルスが印加された後、メモリアレイ（１１
のデータが読み出され、消去不足ならば更に消去が繰り
返される。この時、消去パルス＠はコマンドレジスタ（
９）に消去コードが入力されてから消去確認コードが入
力されるまでとなる。すなわち、外部から制御される。
酸化膜に高電界が印加されるのでトンネル電流が流れフ
ローテイングゲー）（１２）に蓄積された電子が除去さ
れる。これにより、コントロールゲート（３）からみた
メモリトランジスタのしきい値は低くなる。すなわち、
ＦＰＲＯＭにおいて、紫外線消去した状態と同・□゛に
なる。消去パルスが印加された後、メモリアレイ（１１
のデータが読み出され、消去不足ならば更に消去が繰り
返される。この時、消去パルス＠はコマンドレジスタ（
９）に消去コードが入力されてから消去確認コードが入
力されるまでとなる。すなわち、外部から制御される。
書き込みは、ＥＰＲＯＭと同様に行なわれ、メモリトラ
ンジスタのドレイン（２）、コントロールゲート（３１
Ｋ高圧パルスが印加されソース（１１）が接地される。
ンジスタのドレイン（２）、コントロールゲート（３１
Ｋ高圧パルスが印加されソース（１１）が接地される。
ドレイン（２）近傍でアパフンシエ崩壊により発生した
電子がフローティングゲート（１２）に注入されコント
ロールゲート（３）からみたメモリトランジスタのしき
い値は高くなる。消去、書き込みに必要な高電圧は外部
から供給される。これは、書き込み時にピッ） ＠ （
２２）に流れる電流が１ｍＡ〜５ｍＡになるためチャー
ジポンプ等の高圧発生回路では電流の供給能力が不足だ
からである。
電子がフローティングゲート（１２）に注入されコント
ロールゲート（３）からみたメモリトランジスタのしき
い値は高くなる。消去、書き込みに必要な高電圧は外部
から供給される。これは、書き込み時にピッ） ＠ （
２２）に流れる電流が１ｍＡ〜５ｍＡになるためチャー
ジポンプ等の高圧発生回路では電流の供給能力が不足だ
からである。
〔発明が解決しようとする課題］
従来のフラッシュＥＥＰＲＯＭは以上のように構成され
ているので、消去、書き込みのためにト分大きな容量を
持つ高圧電源を必要とする問題点があった。
ているので、消去、書き込みのためにト分大きな容量を
持つ高圧電源を必要とする問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、第１の発明は５Ｖ単一電源で動作する不揮発
性半導体記憶装置を得ることを目的とする。さらに第２
の発明は上記容量に印加する信号を昇圧してビット線に
接続する容量値を小さくした不揮発性半導体記憶装置を
得ることを目的とする。
たもので、第１の発明は５Ｖ単一電源で動作する不揮発
性半導体記憶装置を得ることを目的とする。さらに第２
の発明は上記容量に印加する信号を昇圧してビット線に
接続する容量値を小さくした不揮発性半導体記憶装置を
得ることを目的とする。
「課題を解決するための手段〕
第１の発明に関わるフラッシュＥＥＰＲＯＶはビット線
毎に容量を設け、選択ビット線を充電したのち容量の他
の！極に信号を印加しビット線を昇圧したのちソース線
を接地し、ドレイン近傍でアパフンシエ崩壊を生じせし
めようとするものである。さらに第２の発明においては
容量に印加する信号を昇圧するように構成したものであ
る。
毎に容量を設け、選択ビット線を充電したのち容量の他
の！極に信号を印加しビット線を昇圧したのちソース線
を接地し、ドレイン近傍でアパフンシエ崩壊を生じせし
めようとするものである。さらに第２の発明においては
容量に印加する信号を昇圧するように構成したものであ
る。
この発明による不揮発性半導体記憶装置は第１の発明に
おいてはビット線ごとに設けた容量によりビット線を昇
圧し５ｖ単一電源で動作させる。
おいてはビット線ごとに設けた容量によりビット線を昇
圧し５ｖ単一電源で動作させる。
さらに第２の発明においては上記容量に印加する電圧を
昇圧することにより上記容量値を小さくできる。
昇圧することにより上記容量値を小さくできる。
［実施例］
以下、この発明の実施例を図について説明する。
第１図は第１の発明による不揮発性半導体記憶装置のブ
ロック図、第２図は第２の発明による不揮発性半導体記
憶装置のブロック図である。図に於て（４）、 （６）
、 （１３）は第４図及び第５図の従来例に示しだも
のと同等であるので説明を省略する。第１図に示す第１
の発明において、メモリセル（１３）のドレインがビッ
ト線（１５）、ゲートがワードＭ （１４）ソースがソ
ース線（１６）にそれぞれ接続されている。
ロック図、第２図は第２の発明による不揮発性半導体記
憶装置のブロック図である。図に於て（４）、 （６）
、 （１３）は第４図及び第５図の従来例に示しだも
のと同等であるので説明を省略する。第１図に示す第１
の発明において、メモリセル（１３）のドレインがビッ
ト線（１５）、ゲートがワードＭ （１４）ソースがソ
ース線（１６）にそれぞれ接続されている。
ソース線（１６）はゲートに信号ＣＬＫＩが入力される
トランジスタ（１７）を介して接地される。ビット線（
１５）には容量（１８）が接続され、容量（１８）の他
の電極には信号−が印加される。（５）はＹゲート、（
２０）はＩ１０線である。
トランジスタ（１７）を介して接地される。ビット線（
１５）には容量（１８）が接続され、容量（１８）の他
の電極には信号−が印加される。（５）はＹゲート、（
２０）はＩ１０線である。
次に第１図について動作を説明するウメモリセル（１３
）に書き込みを行ないたいときは工１０１ＪＡ（２０）
のレベルを”Ｈ”（電源電圧レベル）にし、Ｙデコーダ
（６）により選択されたＹゲート（５）をオンにする。
）に書き込みを行ないたいときは工１０１ＪＡ（２０）
のレベルを”Ｈ”（電源電圧レベル）にし、Ｙデコーダ
（６）により選択されたＹゲート（５）をオンにする。
さらに 選択ワード線を昇圧するう次に、信号ＣＬＫＩ
を”１′にした状態で信号−を”■”とし、容量結合に
よりビット線（１５）を昇圧する。その後にＣＬＫＩを
”Ｈ”にしソース線（１６）を接地する、この時ビット
線（１５）からソース線（１６）にメモリセル（１３）
を介して電流が流れ、アバランシェ注入によりフローテ
ィングゲートに電子が注入される。このビット線（１５
）の容量による昇圧、ソース線（１６）の接地というサ
イクルを繰り返すことにより５ｖ単一電源による書き込
みが可能となる。
を”１′にした状態で信号−を”■”とし、容量結合に
よりビット線（１５）を昇圧する。その後にＣＬＫＩを
”Ｈ”にしソース線（１６）を接地する、この時ビット
線（１５）からソース線（１６）にメモリセル（１３）
を介して電流が流れ、アバランシェ注入によりフローテ
ィングゲートに電子が注入される。このビット線（１５
）の容量による昇圧、ソース線（１６）の接地というサ
イクルを繰り返すことにより５ｖ単一電源による書き込
みが可能となる。
次に第２図に示す第２の発明について説明する。
図に於てメモリセル（１３）のドレインがビット線（１
５）、ゲートがワード線（１４）、ソースがソース線（
１６）にそれぞれ接続されている。ソース線（１６）は
ゲートに信号ＣＬＫＩが入力されるトランジスタ（１７
）を介して接地される。ビット線（１５）には容量（１
８）が接続され、容量（１８）の他の電極には昇圧回路
（２１）が印加される。昇圧回路（２１）にはゲートに
電源電圧が印加されるトランジスタ（１９）を介して信
号−が印加される。第２図に示した外圧回路は一例であ
り、インバータ２段とＰチャネルトランジスタから構成
されている。（５）はＹゲー）、（２０）はｌ１０ｊＩ
Ｉｉ！である。
５）、ゲートがワード線（１４）、ソースがソース線（
１６）にそれぞれ接続されている。ソース線（１６）は
ゲートに信号ＣＬＫＩが入力されるトランジスタ（１７
）を介して接地される。ビット線（１５）には容量（１
８）が接続され、容量（１８）の他の電極には昇圧回路
（２１）が印加される。昇圧回路（２１）にはゲートに
電源電圧が印加されるトランジスタ（１９）を介して信
号−が印加される。第２図に示した外圧回路は一例であ
り、インバータ２段とＰチャネルトランジスタから構成
されている。（５）はＹゲー）、（２０）はｌ１０ｊＩ
Ｉｉ！である。
次に第２図について動作を説明する。メモリセル（１３
）に書き込みを行ないたいときはＩ１０線（２０）のレ
ベルを“Ｒ”（電源電圧レベル）にし、Ｙデコーダ（６
）により選択されたＹゲート（５） ｔオンにする。さ
らに、選択ワード線を昇圧する。次に、信号ＣＬ Ｋ’
ｌを°Ｌ”にした状態で信号−を”■”とし昇圧回路（
２１）により容量（１８）に印加する信号を昇圧する。
）に書き込みを行ないたいときはＩ１０線（２０）のレ
ベルを“Ｒ”（電源電圧レベル）にし、Ｙデコーダ（６
）により選択されたＹゲート（５） ｔオンにする。さ
らに、選択ワード線を昇圧する。次に、信号ＣＬ Ｋ’
ｌを°Ｌ”にした状態で信号−を”■”とし昇圧回路（
２１）により容量（１８）に印加する信号を昇圧する。
この結果、容量結合によりビット線（１５）が外圧され
る。その後にＣＬ Ｋ、 １を°「にしソース＃（１６
）を接地する。この時ビット線（１５）からソースＪｉ
１ｉ１（１６）にメモリセル（１３）を介して電流が流
レアパランシエ注入によりフローティングゲートに電子
が注入される。このピッ） Ｍ （１５）の容量（１８
）による外圧、ソースＭ （１６）の接地というサイク
ルを繰り返すことにより５ｖ単一電源による書き込みが
可能となる。
る。その後にＣＬ Ｋ、 １を°「にしソース＃（１６
）を接地する。この時ビット線（１５）からソースＪｉ
１ｉ１（１６）にメモリセル（１３）を介して電流が流
レアパランシエ注入によりフローティングゲートに電子
が注入される。このピッ） Ｍ （１５）の容量（１８
）による外圧、ソースＭ （１６）の接地というサイク
ルを繰り返すことにより５ｖ単一電源による書き込みが
可能となる。
なお、上記第１の発明の実施例は容量（１８）に対しＩ
１０線（２０）を共通にする場合について説明したが、
第３図に示す第１の発明の他の実施例のごとく、容量（
１８）に印加する信号をＩ１０線（２０）ごとに分けて
もよい。
１０線（２０）を共通にする場合について説明したが、
第３図に示す第１の発明の他の実施例のごとく、容量（
１８）に印加する信号をＩ１０線（２０）ごとに分けて
もよい。
「発明の効果］
以上のように、第１の発明では、ビット線毎に容量を設
け、この容量によりビット線を昇圧しメモリセルのドレ
イン近傍でアバランシェ注入が起こるように構成したの
で５Ｖ単一電源で動作するという効果が得られる。さら
に第２の発明では、容量に印加する信号を昇圧したこと
によりビット線に接続する容量値を小さくできるという
効果がある。
け、この容量によりビット線を昇圧しメモリセルのドレ
イン近傍でアバランシェ注入が起こるように構成したの
で５Ｖ単一電源で動作するという効果が得られる。さら
に第２の発明では、容量に印加する信号を昇圧したこと
によりビット線に接続する容量値を小さくできるという
効果がある。
第１図は第１の発明の一実施例による不揮発性半導体記
憶装置のブロック図、第２図は第２の発明の一実施例に
よる不揮発性半導体記憶装置のブロック図、第３図は第
１の発明の他の実施例による不揮発性半導体記憶装置の
ブロック図、第４図は従来のフラッシュＥＥＰＲＯＭの
ブロック図、第５図は第４図に示すメモリセルの断面図
であも図において、（４）はＸデコーダ、（５）はＹゲ
ート、（６）はＹデコーダ （１３）はメモリセル、（
１４）はワド線、（１５）はビット線、（１６）はソー
ス線、（１７）、（１９）はトランジスタ、（１８）は
容量、（２０）は丁１０縄、（２１）は外圧回路である
つ なお、図中、同一符号は同一 又は相当部分を示す。
憶装置のブロック図、第２図は第２の発明の一実施例に
よる不揮発性半導体記憶装置のブロック図、第３図は第
１の発明の他の実施例による不揮発性半導体記憶装置の
ブロック図、第４図は従来のフラッシュＥＥＰＲＯＭの
ブロック図、第５図は第４図に示すメモリセルの断面図
であも図において、（４）はＸデコーダ、（５）はＹゲ
ート、（６）はＹデコーダ （１３）はメモリセル、（
１４）はワド線、（１５）はビット線、（１６）はソー
ス線、（１７）、（１９）はトランジスタ、（１８）は
容量、（２０）は丁１０縄、（２１）は外圧回路である
つ なお、図中、同一符号は同一 又は相当部分を示す。
Claims (1)
- （１）フローティングゲートを有するメモリトランジス
タで形成されたメモリセルが行方向、列方向にアレイ配
置された構成であり、上記メモリトランジスタのドレイ
ンがビット線に、ゲートがワード線に、ソースがソース
線に接続されており、各ビット線に容量が形成されてい
ることを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2102046A JPH04759A (ja) | 1990-04-17 | 1990-04-17 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2102046A JPH04759A (ja) | 1990-04-17 | 1990-04-17 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04759A true JPH04759A (ja) | 1992-01-06 |
Family
ID=14316830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2102046A Pending JPH04759A (ja) | 1990-04-17 | 1990-04-17 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04759A (ja) |
-
1990
- 1990-04-17 JP JP2102046A patent/JPH04759A/ja active Pending
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