JPH0476219B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、電導度変調型半導体装置に関し、
特にその破壊耐量の改善に関するものである。

〔従来技術〕

従来のこの種の半導体装置と同様な構成を備え
たパワーMOS FETを例にとつて以下に示す。
第１図は、パワーMOS FETの断面の一部であ
る。図中１は、第１導電形の半導体基板、即ち第
１導電形の低濃度ドレイン領域、１′は第１導電
型の高濃度ドレイン領域、２は半導体基板１表面
に形成された、該基板１とは反対の導電形、即ち
第２導電形の半導体領域、２′はその凸部、３は
第２導電形半導体領域２に形成された第１導電形
のソース領域（第１導電形半導体領域）、４は絶
縁膜、５はゲート電極、６は絶縁膜４によりゲー
ト電極５と絶縁されたソース電極、７はチヤネル
形成領域、８はドレイン電極である。

なお、第１図中には図示していないが、第２、
第１導電形半導体領域２，３の表面とソース電極
６との間には、例えばシリコンとアルミニウムと
の合金層が形成されており、これはアルミ電極６
形成のシンタ工程において430℃程度に加熱した
ときに該加熱により上記半導体領域２，３のシリ
コンとソース電極６のアルミとが合金化して形成
されるものである。そしてこれはシリコンとアル
ミとの間の電流障壁をなくすものとして機能する
ものである。

パワーMOS FETは、このような基本ユニツ
トが多数並列接続された構造を有している。

以上のような構成になるパワーMOS FETに
おいて、ドレイン電極８とソース電極６間にドレ
イン電圧を印加した状態でゲート電極５とソース
電極６間にゲート電圧を印加するとチヤネル形成
領域７にチヤネルが形成され、ドレイン電極８と
ソース電極６間にドレイン電流が流れる。このと
き、ゲート電極５とソース電極６間に印加するゲ
ート電圧を制御することによつてドレイン電極８
とソース電極６間を流れるドレイン電流を制御す
ることができる。なおソース電極６による、領域
２とソース領域３の短絡は、チヤネル形成領域７
の電位を固定させるために不可欠である。

パワーMOS FETは、少数キヤリアの注入、
蓄積が基本的には問題にならないため、高速動作
が可能であるという利点がある半面、バイポーラ
トランジスタ、サイリスタのように少数キヤリア
による伝導度変調により高抵抗領域のON抵抗が
下がるという機構がないため、ON抵抗がバイポ
ーラ素子に較べて大きい。このため、パワー
MOS FETでは活性部の周辺長の増大と、高抵
抗領域１の薄層化が、電流容量増大のために懸案
となつている。従つて高抵抗領域１は、素子の耐
圧特性が許す限り薄くするのが効果的な設計と言
える。

それにもかかわらず、第２導電形の半導体領域
２に図に示すような凸部２′が存在するのは、次
のような理由による。

第２図は、パワーMOS FETの出力特性を示
したものである。第１図において、凸部２′がな
い場合、降伏電流が流れると、このパワーMOS
FETは瞬時に破壊する傾向がある。以下にこの
破壊モードの説明を行う。第３図ａは、凸部２′
がない場合のパワーMOS FETの基本構成単位
の断面を示し、第３図ｂはこの部分の等価回路を
示すものである。今、ソース・ドレイン間に印加
した電圧を増大させていき、該電圧がドレイン領
域１と領域２間の降伏電圧値に達すると、第３図
ａ中に矢印で示した降伏電流が流れる。

そして、ソース領域３の両端では、第３図ｂに
示すように実質的にバイポーラ・トランジスタ
Trが寄生している構造となつている。このため、
ソース領域３の下に流れ込む電流Jcは、抵抗Ra
を経てソース電極６から流れ出すのであるが、式
(1)の条件を満たすとこの寄生トランジスタTrが
導通する状態が出現する。

0.6(v)＜Jc＊Ra ……(1) この現象は、パワーMOS FETのごく一部の
領域でまず起こり、寄生トランジスタが導通した
後も安定な状態はとり得ず、ブロツキング発振状
態に入る。このような状況で半導体素子は短時間
で破壊する。

このモードの破壊は、凸部２′を形成すれば、
降伏は領域２の中央のみで起こるようになり、ソ
ース領域下の降伏電流を小さくでき、ソース領域
下の抵抗Raを小さくできることから著しく改善
できる。

このように、この従来の構造においてもソー
ス・ドレイン間の降伏現象、即ち一般に言う半導
体素子の一次降伏現象には対処できている。一般
にMOS FETでは、バイポーラ・トランジスタ
で深刻な問題となる二次破壊現象がないと言われ
ているが、本発明の対象となつている縦形のパワ
ーMOS FETには、寄生トランジスタがあるた
め二次破壊現象が起きる。

この現象は、高電圧、高速スイツチング動作に
おいて起き易いのであるが、通常のスイツチン
グ・レギユレータのように、スイツチング素子に
印加される電圧と電流の位相がずれている場合に
は全く問題はなく、電流が流れたまま高電圧が印
加される動作モードで始めて起きる現象である。

例えば、第４図に示すインバータ回路で高速ス
イツチングを行うと、この二次破壊はたやすく発
生する。この回路で負荷Ｌに流れる電流を制御す
るためには、対角上に配置されたパワーMOS
FET Ａ，ＤあるいはＢ，Ｃの対を任意の割合
（時間比）で、ON，OFFするようにすればよい。
負荷Ｌを流れる電流は連続した値をとるから、パ
ワーMOS FET Ａ，Ｄの対をOFFにしておい
て、Ｂ，ＣをON，OFFする場合、Ｂ，ＣがOFF
の時、負荷Ｌを流れる電流はパワーMOS FET
Ａ，Ｄと逆並列に接続されている還流ダイオード
Ａ１，Ｄ１を通つて電源Vccに戻ることになる。

この還流ダイオードは高速用のものが必要なの
で、パワーMOS FET Ａ〜Ｄとは別の素子Ａ１
〜Ｄ１が接続されているのであるが、第３図に示
すようにパワーMOS FETの内部には、ダイオ
ードＤが内蔵されている構造となつており、この
ため還流ダイオードを流れるべき還流電流の一部
は、パワーMOS FETチツプ中を流れることに
なる。

この状態に続いて、OFF状態のパワーMOS
FET Ｂ，ＣにON信号を入力した時点以降のＡ，
Ｄ側還流ダイオードＡ１，Ｄ１の電圧Vd波形と、
パワーMOS FET Ｂ，Ｃに流れる電流Im波形の
例を第５図に示す。これは特にパワーMOS
FETのスイツチング・スピードを制限しなかつ
た場合の波形であり、パワーMOS FET Ｂ，Ｃ
がONすると、Ａ，Ｄ側の還流ダイオードＡ１，
Ｄ１のリカバリー電流がほぼ直線的に増大してい
く。この上昇率は、電源電圧Vccと配線のインダ
クタンスLoとの比Vcc／Loで決つている。リカ
バリーしていない間は、還流ダイオードはごく低
いインピーダンスの値をとり、パワーMOS
FET Ｂ，Ｃが電源電圧を保持している。すなわ
ち、パワーMOS FET Ｂ，Ｃは電源電圧が印加
されたまま大電流が流れる状態にさらされる。こ
の状態は、一般に短絡状態と呼ばれている。Ａ，
Ｃ側の素子には、リカバリー期間の途中から急峻
に電圧が加わり始め、リカバリー電流の減衰時に
過大なピーク値をとる。

このような短絡状態は、特に高周波動作におい
て還流ダイオードのリカバリー特性が悪い場合、
著しいパワー・ロスをもたらし、パワーMOS
FETの破壊の原因となることがある。このモー
ドの破壊は、典型としては発熱による温度上昇が
主な要因であり、二次破壊現象ではない。

パワーMOS FETで問題となる二次破壊は、
上記説明のＡ，Ｃ側のMOS FETで起こる。Ａ，
Ｃ側のMOS FETが破壊するための必要条件は、
次のようなものである。

(1) 還流電流がMOS FETに流れること。

（MOS FETに直列にダイオードを結線し、
還流電流がもつぱら還流ダイオードにのみ流れ
るようにすると破壊は起こらない。） (2) 還流電流のリカバリー時間が、還流ダイオー
ドよりもMOS FETの方が長いこと。

（還流ダイオードに高速用でなく通常型を使用
すれば破壊は起きない。） (3) リカバリー動作時に加わる電圧の立ち上がり
が急峻であること。

（スナバを付け電圧の立上がりを押さえると破
壊は起きない。） これらは、総てバイポーラ・トランジスタをイ
ンバータに使用した場合に問題となる二次破壊現
象と基本的に同一である。このモードの二次破壊
現象は、次のように説明しうる。

還流時に僅かでもパワーMOS FETに電流が
流れ、引き続きリカバリー時に急峻な電圧が印加
されるまでの間に、MOS FET内の接合がリカ
バリーされきれない場合を考える。このときドレ
インの高抵抗領域１に残留している少数キヤリア
は、電圧が印加されると同時に電界により加速さ
れ、ソース側の領域２に移動していく。高電圧の
立ち上がりが極めて急峻な場合には、残留してい
る少数キヤリアが総て領域２に到達するまでに、
電界による少数キヤリアのなだれ増倍現象が無視
できなくなり得る。領域２に移動する少数キヤリ
アは、ソース領域の両端部に形成されている寄生
トランジスタTrにとつてベース電流が供給され
ていることに相当する。すなわち、少数キヤリア
のなだれ増倍現象が(1)式で示す条件をみたせば、
寄生トランジスタは導通する。寄生トランジスタ
が導通すると、ドレインの高抵抗領域に新たなキ
ヤリアが供給されるわけで、このキヤリアがなだ
れ増倍現象により、再び寄生トランジスタのベー
ス領域に注入されるという正帰還ループが成立し
うる。

この正帰還ループの存立条件は、基本的にドレ
インの高抵抗領域中の電界強度、寄生トランジス
タのエミツタ・ベース間の抵抗値RaとhFE値に
依存する。すなわち電界強度が強く、抵抗値Ra
とhFEが大きいと、この正帰還は簡単に起り得
る。一旦正帰還状態に入ると、電源電圧が下がり
電界強度が小さくならない限りこの領域の導通は
止まることはない。この状況は、素子の局所領域
が、高電圧が印加されたまま大電流密度動作をし
ているわけで、素子は早晩発熱による温度上昇が
直接の原因となつて破壊することになる。

バイポーラ・トランジスタの場合は、そもそも
MOS FETほどの高周波動作をさせないと言う
楽な点があるが、エミツタ・ベース間に逆バイア
スを十分印加することにより、トランジスタに流
れる還流時の電流を遮断してこのモードの二次破
壊からのがれることができる。しかしながら、パ
ワーMOS FETには、バイポーラ・トランジス
タのように積極的に還流時の電流を遮断する機能
はない。このため、従来の縦型パワーMOS
FETには汎用電力用素子としては重大な欠陥が
あると言わざるを得ない。

以上はパワーMOSFETについて説明したが、
絶縁ゲート型バイポーラトランジスタ（以下
IGBTという）の最大の問題であるサイリスタ動
作の問題を解消せんとする場合においても、これ
はパワーMOSFETの寄生トランジスタに相当す
る部分の動作を抑制することが鍵である。この
IGBTとしては、第１図のパワーMOSFETの第
１導電型高濃度ドレイン領域を第２導電型高濃度
半導体領域にしたものである。たとえば第７図は
従来のIGBTであり、２０は第１導電型の半導体
基板、２１は第２導電型高濃度半導体層で半導体
基板２０と接合されている。２２は第１導電型半
導体領域としてのエミツタ層、２３は第２の電極
としてのエミツタ電極、２４は第１の電極として
のコレクタ電極である。

〔発明の目的〕

この発明は、上記のような従来のものの問題点
に鑑みてなされたもので、寄生トランジスタのエ
ミツタ・ベース間抵抗とhFEを小さくして２次破
壊耐量を改善できる電導度変調型半導体装置を提
供することを目的としている。

〔課題を解決するための手段〕

本発明の電導度変調型半導体装置は第１導電形
の半導体基板の表面に第２導電形の半導体領域を
複数配設し、この各第２導電形半導体領域の表面
領域にその中央部を開けて第１導電形半導体領域
を配設し、この第１導電形半導体領域および上記
第２導電形半導体領域と電気的に接続された電極
を第１導電形半導体領域の中央部の表面上に配設
し、第１導電形半導体領域と半導体基板との間の
第２導電形半導体領域の表面上に絶縁膜を介して
ゲート電極を配設すると共に、第１導電形半導体
領域の中央部に相当する領域に第１導電形半導体
領域の厚さと同程度以上でかつ第２導電形半導体
領域の厚さを越えない厚さを有する、上記半導体
基板の半導体材料と金属とからなる合金層を設け
たものである。

〔作用〕

上記の様に構成された電導度変調型半導体装置
では、合金層を設けることによりエミツタ領域の
幅が狭くなり寄生トランジスタのエミツタ・ベー
ス間抵抗の抵抗値が小さくなり、さらに再結合中
心の密度の高い合金層がエミツタ領域の近辺にあ
ることからhFEも低下して、寄生トランジスタの
動作が起こり難い。

〔発明の実施例〕

以下、この発明の実施例を図について説明す
る。

第６図は、本件出願の発明の一実施例の主要部
の断面を示したものである。図中、第７図と同一
または相当部分は同じ符号で示されている。

本実施例において、従来のものと異なる点は、
エミツタ電極２３が半導体領域２，２２と接合し
ている箇所に合金層９がある点である。この合金
層９は深さがエミツタ領域２２よりも深く形成さ
れ、電極接合領域内のPN接合が壊されている。
そしてこの合金層９を深く形成したことによつ
て、最初第７図の場合と同じ幅に形成されたエミ
ツタ領域２２は、その幅が第１図の場合に較べて
狭くなつており、これにより抵抗値Raが小さく
なつており、しかも再結合中心の密度の高い合金
層９が近辺にあることから、hFEも低下して、寄
生トランジスタの動作が起こり難い構造となつて
いる。

なお深い合金層の形成は、例えばエミツタ電極
形成後のシンタ工程の温度を、従来の430℃程度
より高くすることによつて行うことができ、チツ
プの表面状態あるいは結晶状態の影響があるため
単なる温度制御だけで十分な精度が得られない場
合には、エミツタ電極２３形成前にプラズマある
いはイオン注入などの方法で、エミツタ電極形成
領域内の表面に均一なダメージを与えると十分な
精度が得られ、しかも良い再現性が得られる。

また、第６図と異なり、合金層９の深さがエミ
ツタ領域２２よりも浅い場合には、従来例に較べ
て抵抗値Raの減少効果はないのであるが、寄生
トランジスタのhFEが低下する効果は期待でき
る。

なお、第６図には、中央部の凸部２′を記載し
てないが、この凸部２′を設ければより一層の効
果があることは明確である。ただ、この第６図
は、特に低耐圧用途のように、本発明による改善
効果だけでも、実使用上十分である場合には、凸
部２′を除去し、その分ドレイン高抵抗領域１の
厚みを薄くしON抵抗の改善を図ることができる
例として示したものである。

以上のように、上記本願発明の実施例では、エ
ミツタ電極のコンタクト・ホール内に、半導体材
料と金属との合金層を従来の場合より深く形成す
るようにしたので、この合金層の深さがソース領
域３よりも浅い場合には、寄生トランジスタの
hFEを下げることができ、この合金層の深さがエ
ミツタ領域２２よりも深い場合には、hFEの低下
と共に、実効的なエミツタ領域の幅を狭くするこ
とにより抵抗値Raを下げることができ、これに
より、IGBTの二次破壊耐量を向上することがで
きる。

〔発明の効果〕

本発明は、以上説明したように構成されている
ので、第２導電形半導体領域に設けられた第１導
電形半導体領域の中央部に相当する領域に第１導
電形半導体領域の厚さと同程度以上でかつ第２導
電形半導体領域の厚さを越えない厚さを有すると
共に半導体基板の半導体材料と金属とからなる合
金層を形成するようにしたので、寄生トランジス
タのベース・エミツタ間抵抗値とhFEを小さくで
き、二次破壊耐量を向上できる効果がある。

【図面の簡単な説明】

第１図は従来のパワーMOS FETの断面図、
第２図は従来のパワーMOS FETの出力特性を
示す図、第３図ａは第２導電型領域に凸部２′が
ない場合のパワーMOS FETの基本構成単位の
断面図、第３図ｂは第３図ａの等価回路を示す
図、第４図はパワーMOS FETを使つたインバ
ータの回路図、第５図は第４図における還流ダイ
オードの電圧波形とパワーMOS FETに流れる
電流波形を示す図、第６図は本発明の一実施例で
あるIGBTの断面図、第７図は従来例のIGBTの
断面図である。 図中、２は第２導電型半導体領域、４は絶縁
膜、５はゲート電極、９は合金層、２０は第１導
電型の半導体基板、２１は第２導電型半導体層、
２２は第１導電型半導体領域、２３はエミツタ電
極、２４はコレクタ電極である。なお図中同一符
号は同一又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １ その一方の主面に接合された第２導電形半導
   体層を介して密接された第１の電極を有する半導
   体基板と、 この半導体基板の他方の主面に複数配設された
   第２導電形半導体領域と、 この各々の第２導電形半導体領域の表面領域
   に、その中央部を開けて配設された第１導電形半
   導体領域と、 この第１導電形半導体領域の中央部の表面上に
   配設され、この第１導電形半導体領域および上記
   第２導電形半導体領域と電気的に接続された第２
   の電極と、 上記第１導電形半導体領域と上記半導体基板と
   の間の第２導電形半導体領域の表面上に絶縁膜を
   介して配設されたゲート電極と、 上記第１導電形半導体領域の中央部に相当する
   領域に配設された、上記第１導電形半導体領域の
   厚さと同程度以上でかつ上記第２導電形半導体領
   域の厚さを越えない厚さを有すると共に上記半導
   体基板の半導体材料と金属とからなる合金層と、 を備えた電導度変調型半導体装置。