JPH0476526B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は立ち上がり時間1ns以下の超高速信号
を扱う小型の分布定数型の電磁遅延線に係り、特
に、遅延時間の増大が用意で特性の良好な電磁遅
延線に関する。

〔従来の技術〕

従来、分布定数型電磁遅延線としては、第７図
および第８図に示されるように、細長い接地電極
１の外周に誘電体層３を形成し、この誘電体層３
の外周に導線路５を単層ソレノイド状に形成して
インダクタンス素子７を構成してなるものが提案
されている。

このような電磁遅延線は超高速信号の扱いに適
し、誘電体層３の厚み方向で対向する導線路５の
中心間の間隔Ｔ（以下同じ）および導線路５のピ
ツチＰの比Ｔ／Ｐを、特に０＜Ｔ／Ｐ＜１の範囲
の選定すれば、良好な遅延特性が得られる。

しかし、このような電磁遅延線において、単位
体積当たりの遅延時間を増加させるとともにより
小型化を図るには、ピツチＰを小さくして高密度
化すればよいと考えるのが一般的であるが、その
場合ピツチＰの寸法を小さくすると、上述したピ
ツチＰと間隔Ｔの関係から間隔Ｔも小さくせねば
良好な特性が得られなくなるおそれがある。

また、導線路５の幅Ｗに関しては、幅Ｗが小さ
い程、導線路５の単位長さ当たりのインダクタン
ス分が増加するが、幅Ｗが小さい程、導線路５の
単位長さ当たりの接地電極との静電容量が減少す
る。

従つて、導線路５の幅Ｗは、主にインダクタン
ス素子７の特性インピーダンスZoを所定の値に
するために選定されていた。なお、特性インピー
ダンスZoは、導線路５の単位長さ当たりのイン
ダクタンスＬと静電容量ＣからZo＝√で
求められる。

そのため、遅延時間を増大させるためには導線
路５のピツチＰを小さくするしかなかつたが、上
述したようにピツチＰとともに間隔Ｔも小さくす
る必要があり、それら双方を小さくして高密度化
するには限界があつた。

〔発明が解決しようとする問題点〕

本発明はこのような状況の下になされたもの
で、単層ソレノイド状に形成されたインダクタン
ス素子のピツチＰおよび間隔Ｔの寸法を小さくす
ることなく、大きな遅延時間および良好な遅延特
性の得られる小型の分布定数型電磁遅延線を得ら
ものである。

〔問題点を解決するための手段〕

このような問題点を解決するために本発明の電
磁遅延線は、導線路を実質的に単層ソレノイド状
に形成してインダクタンス素子を構成し、その導
線路に誘電体層を介して接地電極を対向させ、そ
の導線路の複数個所でその導線路の側部から容量
補償電極を接地電極に対向して延設されてなるも
のである。

〔作用〕

このような手段により本発明の電磁遅延線は、
導線路の幅を狭くしてそのインダクタンス分を増
大させることが可能であるとともに、導線路の幅
を狭くすることによる静電容量の不足分もしくは
それ以上をその導線路の途中に形成された容量補
償電極によつて補償することが容易となる。

〔実施例〕

以下本発明の実施例を説明する。

第１図および第２図は本発明の電磁遅延線の一
実施例を示す部分正面図およびその側面図であ
る。

両図において、薄く細長い接地電極９の外側に
は誘電体層１１が形成され、誘電体層１１の外周
にはこの誘電体層１１を偏平なボビンとして幅Ｗ
の導体条１３がピツチＰで単層ソレノイド状に形
成され、誘電体層１１を介して接地電極９と対向
している。

導体条１３には一定の間隔で一方の側面から複
数のＬ字形の切込み１５が各々同方向に形成され
ている。換言すれば、幅Ｗより狭い幅W′の導線
路１７の側面から方形の電極１９が狭作部２１を
介して延設されている。

このように複数の切込み１５を有する導体条１
３は、高周波電流が専ら導線路１７を流れてこの
導線路１７がインダクタンス分を有する導体とし
て機能する一方、各電極１９は接地電極９との間
で後述する容量補償電極として機能する。

そして、導体条１３が単層ソレノイド状に形成
されているから導線路１７も同様に単層ソレノイ
ド状に形成され、接地電極９と対向するインダク
タンス素子２３が構成されて分布定型の電磁遅延
線となつている。

このような電磁遅延線は、例えば導体条１３の
幅Ｗを従来例の導線路５と同じにして切込み１５
によつて電極１９を形成するとともに導体条１３
より細い幅W′の導線路１７を形成すると、導線
路１７の単位長さ当たりのインダクタンス分が増
大する。

しかも、導線路１７にはこれから延設された電
極１９があるから、導線路１７自体の静電容量は
小さいが、電極１９による容量分が付加されて容
量が補償された状態となり、導線路１７の単位長
さ当たりの遅延時間が増大する。すなわち、電極
１９は容量補償電極として機能する。

なお、導線路１７の特性インピーダンスZoは、
上述したようにZo＝√で決まるから高く
なる。

そのため、導線路１７のピツチＰおよび間隔Ｔ
を従来の寸法に保つたままでも、そのインダクタ
ンス分と静電容量の両方とも大きくすることが容
易で、遅延時間が増大して特性が向上するし、小
型化も可能である。

もちろん、例えば導体条１３の幅Ｗを大きくす
る等して、導線路１７で不足する静電容量以上の
容量を容量補償電極１９で補償することも可能で
あり、この場合にはより大きな遅延時間が得られ
る。

この点、従来例では導線路５のインダクタンス
分と静電容量の両方がその幅Ｗに関係していたの
で、電磁遅延線の設計時における寸法選択の自由
度が低かつた。しかし、本発明では、導線路１７
の幅W′とこの導線路１７を形成する導体条１３
の幅Ｗを独立して選択できるので、設計の自由度
が大きくなる。

次に本発明の他の実施例を示す。第３図および
第４図は本発明の他の実施例を示す正面図および
その断面図である。

接地電極２５を挟んで薄い２枚の誘電体板２７
ａ，２７ｂを重ねた３層のプリント基体２９の上
面には、複数の細長い単位導体（以下上面側単位
導体とする）３１がピツチＰで平行に形成されて
いる。なお、プリント基体２９は実施例の説明に
最低限必要な部分を示している。

各上面側単位導体３１の一方の端部（図中上
側）は第１の接続部３１ａとなつており、各上面
側単位導体３１の他方の端部（図中下側）は第２
の接続部３１ｂとなつている。

この各上面側単位導体３１には、第１の接続部
３１ａの付近の側面からＬ字形の切込み３３が形
成されており、この切込み３３の先端は第２の接
続部３１ｂの近傍まで延び、各上面側単位導体３
１において上述した第１図の導線路１７と同じ機
能の導線路３５がこの１個の切込み３３にて形成
されるとともに、容量補償電極３６が導線路３５
の第２の接続部３１ｂから延設された状態となつ
ている。

プリント基体２９の下面には、上面側単位導体
３１と同様な幅の複数の単位導体（下面側単位導
体とする）３７が、上面側単位導体３１の第１の
接続部３１ａと、隣合う上面側単位導体３１の第
２の接続部３１ｂの間とを結ぶように、すなわち
上面側単位導体３１に対して斜めに形成されてい
る。なお、詳細な図示はしないが、下面側単位導
体３７にも上面側単位導体３１と同様に容量補償
電極が形成されている。

下面側単位導体３７の一方の端部（図中上側）
は、第１の接続部３７ａとなつて上面側単位導体
３１の第１の接続部３１ａと重なるように対向し
ており、下面側単位導体３７の他方の端部（図中
下側）は、第１の接続部３７ａと同様の第２の接
続部３７ｂとなつて上面側単位導体３１の第２の
接続部３１ｂと重なるように対向している。

プリント基体２９には、第４図に示すように、
各上面側単位導体３１の第１の接続部３１ａと下
面側単位導体３７の第１の接続部３７ａおよび、
上面側単位導体３１の第２の接続部３１ｂと下面
側単位導体３７の第２の接続部３７ｂを貫通する
ようにスルーホール３９が各々形成されている。
各スルーホール３９には、対向する第１の接続部
３１ａと３７ａ、第２の接続部３１ｂと３７ｂが
スルーホールメツキ部４１で接続されている。

そのため、プリント基板２９には、上面側単位
導体３１と下面側単位導体３７が交互に直列接続
されて単層ソレノド状のインダクタンス素子４３
が形成れており、このインダクタンス素子４３が
誘電体板２７ａ，２７ｂを介して接地電極２５と
対向して分布定数型の電磁遅延線が構成されてい
る。

なお、接地電極２５はスルーホールメツキ部４
１に接触しないように形成されている。

ところで、本発明の電磁遅延線における容量補
償電極の形成手法は、上述したものに限定され
ず、任意である。

例えば、図示はしないが、第１図の実施例にお
いてＬ字形の切込み１５の代わりに直線状の切込
みを形成しても本発明の目的達成が可能である
が、導線路１７のインダクタンス分をある程度確
保するには、直線状の切込みの形成間隔を狭める
等することが好ましい。

そして、導線路１７のインダクタンス分をある
程度以上に増大させる一方、容量補償電極のイン
ダクタンス分を抑えるには、第５図に示すよう
に、Ｔ字形の切込み４５を複数設けて容量補償電
極４７を形成し、狭作部を介して容量補償電極を
形成した方がより好ましい効果が得られると考え
られる。

さらに、容量補償電極は導線路の片側に形成す
る場合に限定されない。第６図のように、導体条
１３の両側から交互にＬ字形および直線状の切込
み１５，４９を形成して導線路５１および容量補
償電極５３を構成してもよい。この場合には、導
線路５１の長さも長くなつてそのインダクタンス
分がより増大する。

また、上述した各実施例では、導体条１３や上
面側単位導体３１から切込み１５，３３，４５，
４９によつて容量補償電極１９，３６，５３を形
成する例を示したが、本発明では導線路から延設
された容量補償電極が形成されていればよく、そ
の形成手法は任意である。本発明の導線路とは、
実質的に高周波電流の流れる部分を言う。

そして、インダクタンス素子にあつても、上述
した第１図の実施例の如く、導線路１７が対向す
る２面を交互に通つて単層ソレノイド状に形成さ
れる場合以外に、導線路が実質的に単層ソレノイ
ド状に形成されかつ誘電体層を介して接地電極に
対向するものであればよい。

〔発明の効果〕

以上説明したように本発明の電磁遅延線は、イ
ンダクタンス素子の導線路の複数個所から容量補
償電極を延設したので、導線路の幅を狭くしてイ
ンダクタンス分を増大させかつ静電容量を補償す
ることが容易となり、インダクタンス素子のピツ
チＰおよび間隔Ｔの寸法を小さくすることなく、
遅延時間の増大および小型化を図ることができる
し、良好な特性が得られる。

【図面の簡単な説明】

第１図および第２図は本発明の電磁遅延線の一
実施例を示す部分正面図およびその側面図、第３
図および第４図は本発明の電磁遅延線の他の実施
例を示す正面図および第３図中Ｙ−Ｙ間の断面
図、第５図および第６図は本発明の電磁遅延線に
おける容量補償電極の他の例を示す図、第７図お
よび第８図は従来の電磁遅延線を示す部分正面図
である。 １，９，２５……接地電極、３，１１……誘電
体層、５，１７，３５，５１……導線路、７，２
３，４３……インダクタンス素子、１３……導体
条、１５，３３，４５，４９……切込み、１９，
３６，４７，５３……容量補償電極、２７ａ，２
７ｂ……誘電体層（誘電体板）、２９……プリン
ト基板、３１……上面側単位導体、３７……下面
側単位導体。

Claims (1)

1. 【特許請求の範囲】 １ 導線路を実質的に単層ソレノイド状に形成し
   てインダクタンス素子を構成し、前記導線路に誘
   導体層を介して接地電極を対向させてなる分布定
   数型の電磁遅延線において、 前記導線路の複数個所から容量補償電極が前記
   接地電極に対向して延設されてなることを特徴と
   する電磁遅延線。