JPS62114A - 電磁遅延線 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は立ち上がり時間Ｉｎｓ以下の超高速信号を扱う
小型の分布定数型の電磁遅延線に係り。

特に、遅延時間の増大が容易で特性の良好な電磁遅延線
に関する。

〔従来の技術〕

従来１分布定数型電磁遅延線としては、第７図および第
８図に示されるように、細長い接地電極１の外周に誘電
体層３を形成し、この誘電体層３の外周に導線路５を単
層ソレノイド状に形成してインダクタンス素子７を構成
してなるものが提案されている。

このような電磁遅延線は超高速信号の扱いに通し、誘電
体層３の厚み方向で対向する導線路５の中心間の間隔Ｔ
（以下同じ）および導線路５のピッチＰの比Ｔ／Ｐを、
特にＯ＜Ｔ／Ｐ＜１の範囲に選定すれば、良好な遅延特
性が得られる。

しかし、このような電磁遅延線において、単位体積当た
りの遅延時間を増加させるとともにより小型化を図るに
は、ピッチＰを小さくして高密度化すればよいと考える
のが一般的であるが、その場合ピッチＰの寸法を小さく
すると、上述したピッチＰと間隔Ｔの関係から間隔Ｔも
小さくせねば良好な特性が得られなくなるおそれがある
。

また、導線路５の幅Ｗに関しては９幅Ｗが小さい程、導
線路５の単位長さ当たりのインダクタンス分が増加する
が１幅Ｗが小さい程、導線路５の単位長さ当たりの接地
電極との静電容量が減少する。

従って、導線路５の幅Ｗは、主にインダクタンス素子７
の特性インピーダンスＺｏを所定の値にするために選定
されていた。なお、特性インピーダンスＺＯは、導線路
５の単位長さ当たりのインダクタンスＬと静電容量Ｃか
らＺ　ｏ　＝、／”Ｔ’７て１求められる。

そのため、遅延時間を増大させるためには導線路５のピ
ッチＰを小さくするしかなかったが、上述したようにピ
ッチＰとともに間隔Ｔも小さくする必要があり、それら
双方を小さくして高密度化するには限界があった。

〔発明が解決しようとする問題点〕

本発明はこのような状況の下になされたもので。

単層ソレノイド状に形成されたインダクタンス素子のピ
ッチＰおよび間隔Ｔの寸法を小さくすることなく、大き
な遅延時間および良好な遅延特性の得られる小型の分布
定数型電磁遅延線を得るものである。

〔問題点を解決するための手段〕

このような問題点を解決するために本発明の電磁遅延線
は、導線路を実質的に単層ソレノイド状に形成してイン
ダクタンス素子を構成し、その導線路に誘電体層を介し
て接地電極を対向させ、その導線路の複数個所でその導
線路の側部から容量補償電極を接地電極に対向して延設
されてなるものである。

〔作　用〕

このような手段により本発明の電磁遅延線は。

導線路の幅を狭くしてそのインダクタンス分を増大させ
ることが可能であるとともに、導線路の幅を狭くするこ
とによる静電容量の不足分もしくはそれ以上をその導線
路の途中に形成された容量補償電極によって補償するこ
とが容易となる。

〔実　施　例〕

以下本発明の詳細な説明する。

第１図および第２図は本発明の電磁遅延線の一実施例を
示す部分正面図およびその側面図である。

両図において、薄く細長い接地電極９の外側には誘電体
層１１が形成され、誘電体層１１の外周にはこの誘電体
層１１を偏平なボビンとして幅Ｗの導体条１３がピッチ
Ｐで単層ソレノイド状に形成され、誘電体層１１を介し
て接地電極９と対向している。

導体条１３には一定の間隔で一方の側面から複数のＬ字
形の切込み１５が各々同方向に形成されている。換言す
れば２幅Ｗより狭い幅Ｗ′の導線路１７の側面から方形
の電極１９が狭作部２１を介して延設されている。

このように複数の切込み１５を有する導体条１３は、高
周波電流が専ら導線路１７を流れてこの導線路１７がイ
ンダクタンス分を有する導体として機能する一方、各電
極１９は接地電極９との間で後述する容量補償電極とし
て機能する。

そして、導壊条１３が単層ソレノイド状に形成されてい
るから導線路１７も同様に単層ソレノイド状に形成され
、接地電極９と対向するインダクタンス素子２３が構成
されて分布定型の電磁遅延線となっている。

このような電磁遅延線は９例えば導体条１３の幅Ｗを従
来例の導線路５と同じにして切込み１５によって電極１
９を形成するとともに導体条１３より細い幅Ｗ゛の導線
路１７を形成すると、導線路１７の単位長さ当たりのイ
ンダクタンス分が増大する。

しかも、導線路１７にはこれから延設された電極１９が
あるから、導線路１７自体の静電容量は小さいが、電極
１９による容量分が付加されて容量が補償された状態と
なり、導線路１７の単位長さ当たりの遅延時間が増大す
る。すなわち、電極１９は容量補償電極として機能する
。

なお、導線路１７の特性インピーダンスＺｏは。

上述したようにＺ　ｏ　＝（Ｕ７でで決まるから高くな
る。

そのため、導線路１７のピッチＰおよび間隔Ｔを従来の
寸法に保ったままでも、そのインダクタンス分と静電容
量の両方とも大きくすることが容易で、遅延時間が増大
して特性が向上するし、小型化も可能である。

もちろん１例えば導体条１３の幅Ｗを大きくする等して
、導線路１７で不足する静電容量以上の容量を容量補償
電極１９で補償することも可能であり、この場合にはよ
り大きな遅延時間が得られる。

この点、従来例では導線路５のインダクタンス分と静電
容量の両方がその幅Ｗに関係していたので、電磁遅延線
の設計時における寸法選択の自由度が低かった。しかし
１本発明では、導線路１７の幅Ｗ°とこの導線路１７を
形成する導体条１３の幅Ｗを独立して選択できるので、
設計の自由度が大きくなる。

次に本発明の他の実施例を示す。第３図および第４図は
本発明の他の実施例を示す正面図およびその断面図であ
る。

接地電極２５を挟んで薄い２枚の誘電体板２７ａ、２７
ｂを重ねた３層のプリント基板２９の上面には、複数の
細長い単位導体（以下上面側単位導体とする）３１がピ
ッチＰで平行に形成されている。なお、プリント基板２
９は実施例の説明に最低限必要な部分を示している。

各上面側単位導体３１の一方の端部（図中上側）は第１
の接続部３１ａとなっており、各上面側単位導体３１の
他方の端部（図中下側）は第２の接続部３１ｂとなって
いる。

この各上面側単位導体３１には、第１の接続部３１ａの
付近の側面からＬ字形の切込み３３が形成されており、
この切込み３３の先端は第２の接続部３１ｂの近傍まで
延び、各上面側単位導体３１において上述した第１図の
導線路１７と同じ機能の導線路３５がこの１個の切込み
３３にて形成されるとともに、容量補償電極３６が導線
路３５の第２の接続部３１ｂから延設された状態となっ
ている。

プリント基板２９の下面には、上面側単位導体３１と同
様な幅の複数の単位導体（下面側単位導体とする）３７
が、上面側単位導体３１の第１の接続部３１ａと、隣合
う上面側単位導体３１の第２の接続部３１ｂの間とを結
ぶように、すなわち上面側単位導体３１に対して斜めに
形成されている。なお、詳細な図示はしないが、下面側
単位導体３７にも上面側単位導体３１と同様に容量補償
電極が形成されている。

下面側単位導体３７の一方の端部（図中上側）は、第１
の接続部３７ａとなって上面側単位導体３１の第１の接
続部３１ａと重なるように対向しており、下面側単位導
体３７の他方の端部（図中下側）は、第１の接続部３７
ａと同様の第２の接続部３７ｂとなって上面側単位導体
３１の第２の接続部３１ｂと重なるように対向している
。

プリント基板２９には、第４図に示すように。

各上面側単位導体３１の第１の接続部３１ａと下面側単
位導体３７の第１の接続部３７ａおよび。

上面側単位導体３１の第２の接続部３・１ｂと下面側単
位導体３７の第２の接続部３７ｂを貫通するようにスル
ーホール３９が各々形成されている。

各スルーホール３９には、対向する第１の接続部３１ａ
と３７ａ、第２の接続部３１ｂと３７ｂがスルーホール
メッキ部４１で接続されている。

そのため、プリント基板２９には、上面側単位導体３１
と下面側単位導体３７が交互に直列接続されて単層ツレ
ノド状のインダクタンス素子４３が形成れており、この
インダクタンス素子４３が誘電体板２７ａ、２７ｂを介
して接地電極２５と対向して分布定数型の電磁遅延線が
構成されている。

なお、接地電極２５はスルーホールメッキ部４１に接触
しないように形成されている。

ところで１本発明の電磁遅延線における容量補償電極の
形成手法は、上述したものに限定されず。

任意である。

例えば９図示はしないが、第１図の実施例においてＬ字
形の切込み１５の代わりに直線状の切込みを形成しても
本発明の目的達成が可能であるが。

導線路１７のインダクタンス分をある程度確保するには
、直線状の切込みの形成間隔を狭める等することが好ま
しい。

そして、導線路１７のインダクタンス分をある程度以上
に増大させる一方、容量補償電極のインダクタンス分を
抑えるには、第５図に示すように。

丁字形の切込み４５を複数設けて容量補償電極４７を形
成し、狭作部を介して容量補償電極を形成した方がより
好ましい効果が得られると考えられる。

さらに、容量補償電極は導線路の片側に形成する場合に
限定されない。第６図のように、導体条１３の両側から
交互にＬ字形および直線状の切込み１５．４９を形成し
て導線路５１および容量補償電極５３を構成してもよい
。この場合には、導線路５１の長さも長くなってそのイ
ンダクタンス分がより増大する。

また、上述した各実施例では、導体条１３や上面側単位
導体３１から切込み１５．３３，４５゜４９によって容
量補償電極１９，３６．５３を形成する例を示したが１
本発明では導線路から延設された容量補償電極が形成さ
れていればよく、その形成手法は任意である。本発明の
導線路とは。

実質的に高周波電流の流れる部分を言う。

そして、インダクタンス素子にあっても、上述した第１
図の実施例の如く、導線路１７が対向する２面を交互に
通って単層ソレノイド状に形成される場合以外に、導線
路が実質的に単層ソレノイド状に形成されかつ誘電体層
を介して接地電極に対向するものであればよい。

〔発明の効果〕

以上説明したように本発明の電磁遅延線は、インダクタ
ンス素子の導線路の複数個所から容量補償電極を延設し
たので、導線路の幅を狭くしてインダクタンス分を増大
させかつ静電容量を補償することが容易となり、インダ
クタンス素子のピッチＰおよび間隔Ｔの寸法を小さくす
ることなく。

遅延時間の増大および小型化を図ることができるし、良
好な特性が得られる。

【図面の簡単な説明】

第１図および第２図は本発明の電磁遅延線の一実施例を
示す部分正面図およびその側面図、第３図および第４図
は本発明の電磁遅延線の他の実施例を示す正面図および
第３図中Ｙ−Ｙ間の断面図。 第５図および第６図は本発明の電磁遅延線における容量
補償電極の他の例を示す図、第７図および第８図は従来
の電磁遅延線を示す部分正面図である。 ！、９．２５・・・・・接地電極 ３．１１・・・・・・・誘電体層 ５．１？、３５．５１・導線路 ？、２３．４３・・・・インダクタンス素子１３・・・
・・・・・・・導体条 １５．３３，４５．４９・切込み １９．３６．４７．５３・容量補償電極２７ａ、２７ｂ
・・・・・誘電体層（誘電体板）２９・・・・・・・・
・・プリント基板３１・・・・・・・・・・上面側単位
導体３７・・・・・・・・・・下面側単位導体特許出願
人　　エルメック株式会社 ｔｊｕ　　ｔｔ。

Claims (1)

1. 【特許請求の範囲】 　導線路を実質的に単層ソレノイド状に形成してインダ
   クタンス素子を構成し、前記導線路に誘電体層を介して
   接地電極を対向させてなる分布定数型の電磁遅延線にお
   いて、 前記導線路の複数個所から容量補償電極が前記接地電極
   に対向して延設されてなることを特徴とする電磁遅延線
   。