JPH0476930A - 半導体素子実装装置 - Google Patents

半導体素子実装装置

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JPH0476930A
JPH0476930A JP2190166A JP19016690A JPH0476930A JP H0476930 A JPH0476930 A JP H0476930A JP 2190166 A JP2190166 A JP 2190166A JP 19016690 A JP19016690 A JP 19016690A JP H0476930 A JPH0476930 A JP H0476930A
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JP
Japan
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conductive
division
bonding tool
semiconductor element
substrate
Prior art date
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Pending
Application number
JP2190166A
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English (en)
Inventor
Katsunori Nishiguchi
勝規 西口
Atsushi Miki
淳 三木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
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Publication date
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Publication of JPH0476930A publication Critical patent/JPH0476930A/ja
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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/0711Apparatus therefor

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  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体素子実装装置に関し、特に詳細には、半
導体素子をフェースダウンボンディングで基板上に実装
する半導体素子実装装置に関する。
〔従来技術〕
近年、半導体素子を基板上に実装する際、実装密度及び
作業性の点からフェースダウン方式において、フリップ
チップ実装技術が注目されるようになってきた。この方
法は、「エレクトロニ・ンク・バッケイジング・テクノ
ロジー」の1989年12月号に掲載された「フリ・ノ
プチ・ツブ実装の技術動向」と題する文献に記載されて
いる。そして、フリップチップをフェースダウン方式で
基板上に実装する際、半導体素子を実装する基板面に対
して平行に保った状態でフェースダウンしなければなら
ない。しかし、従来は実装装置の最初の調節の際、ボン
ディングヘッドと基板面との平行度を調整した後は、調
節をおこなわずフェースダウンボンディングを実施して
いた。このような方法では、半導体素子を基板面に対し
て確実にボンディングできない場合があった。そこで、
フェースダウンボンディング中に半導体素子を吸着保持
したツールの真横に設けたTVカメラ等で、半導体素子
を観察し、ツールと基板との平行度を観察しつつフェー
スダウンを行っていた。
〔発明が解決しようとする課題〕
しかし、上記のような従来の方法では、バンブか設けら
れた半導体素子とこれかボンディングされる基板との間
では、10mm当たり数μm程度の平行度しか実現でき
ず、その結果、フリップチップのバンブ高さが10μm
以下となるような高密度化に伴う微細化に十分対応する
ことかできなかった。
本発明は上記課題を解決し、高密度化に伴い微細化に対
応できる半導体素子実装装置を提供することを目的とす
る。
〔課題を解決するための手段〕
本発明の半導体素子実装装置は、吸着面を有し、片面に
バンブ電極が形成されている半導体素子を反対面で吸着
面に吸着させて保持するボンディングツールと、半導体
素子が実装される基板を保持する保持部材と、ボンディ
ングツールを前記保持部材に対して移動させる移動機構
と、ボンディングツール内に収納可能で、その先端部が
前記吸着面に対して平行な面を画成するように前記吸着
面の周囲に設けられた少なくとも3本以上の導電ピンと
、保持部材の基板保持面の周囲に設けられ、導電ピンに
対応する位置に設けられた導電部と、導電ピンと導電部
との対にそれぞれ設けられ、導電ピンと導電部との接触
状態を電気的に検出する電気検出手段とを備えたことを
特徴とする。
更に、上記半導体素子実装装置に、ボンディングツール
がその吸着面の基板保持面に対する傾斜を調整できる傾
斜調整機構と導電ピンを収納させる収納機構とを設け、
更に電気検出手段での検出に基づいて傾斜調整機構と収
納機構と移動機構とを制御する制御手段を設け、自動的
にフェースダウンボンディングを行うように構成するこ
とも好ましい。
〔作用〕
本発明の半導体素子実装装置では、その先端部が素子吸
着面に平行な面を画成する複数の導電性ピンを吸着面よ
り突出して設け、かつこの導電ピンに対応した基板保持
面上に複数の導電部が設けである。そのため、ボンディ
ングツールを保持部材に向けて移動させ、この導電性ピ
ンとボンディングツール上に導電ピンに対応して設けた
導電部との接触状態を見ることにより、ボンディングツ
ルの吸着面の傾斜状態を正確に検知できる。そしてこの
検知された結果により、ボンディングツールの傾斜状態
を補正し、ボンディングツール上の半導体素子の面を基
板の素子搭載面に対して平行にすることができる。
〔実施例〕
以下、図面を参照しつつ本発明に従う実施例を説明して
いく。
第1図に示すように、半導体素子実装装置は、半導体素
子1を搭載するボンディングツール2と、半導体素子が
実装される半導体基板を保持する基板保持部12と、ボ
ンディングツール2と基板保持部12との平行度を検出
する電気検出部4とを備えている。
このボンディングツール2の先端部には、半導体素子1
を吸着固定する平面2a(吸着面)が形成されている。
そして、この平面2aの中央部には、真空ポンプ20に
接続された貫通口2bが形成されている。更に、このボ
ンディングツール2には、第2図(a)に示すように、
貫通口2bの中心部を中心にして120度の角度で振り
分けられた位置に3つのビン機構5.6.7が設けられ
ている。そして、これらのビン機構5等は全て同じ構造
なので、ビン機構5を例に挙げて説明する。
このビン機構5は、第1図に示すように、円筒状のシリ
ンダ部5aとこのシリンダ部5aに接続され、これを保
持部材2内に収納する駆動機構(図示せず)を備えてい
る。更にこのシリンダ部5aは、導電性の材料より構成
された導電ビン9とこの導電ピン9の先端部9aをボン
ディングツールの吸着面より突出させるように圧縮スプ
リング8が導電ピン9の底部に当接して配置されている
そしてシリンダ部5aは駆動機構から伸びるロッド5c
に結合されている。この駆動機構は、シリンダ部5aを
ツール面に対して垂直方向に移動するように構成され、
その導電ピン9の先端部9aをツール面の内部に収納可
能にしている。このように構成された駆動機構、シリン
ダ部、導電ピンが3対に設けられている。そして、この
3本の導電ピン9.10.11の先端部は無負荷状態で
、吸着面2aに対して平行な面を画成している。更に、
ボンディングツール2は、実装装置に装着される基板3
の半導体素子搭載面3aをXY平面としたとき、このX
Y平而面対して直交する方向Zに移動可能であり、更に
、このXY平面に平行で、平面2a上の貫通孔2bの中
心を通る平面を規定するXY両軸に対してそれぞれ回転
角θX、θy力方向調節可能に保持されている。
この半導体素子実装装置の基板保持部12は、基板3を
その下面を全面で支持し、基板3を所定の位置に保持固
定する固定機構(図示せず)を備えている。そして、こ
の基板保持部12の基板保持領域を外した領域には導電
部13.14.15が設けられている。そして、これら
の導電部13等は導電ピン9.10.11に対応する位
置に設けられ、このボンディングツール2がある程度傾
斜しても、それぞれ導電ピン9.10.11に当接でき
るように十分な面積をもち、その上面はボンディングツ
ール2の基板保持面12aに対して平行となるように設
けられている。
電気検出部4は、先に説明した導電ピンと導電部との対
に対してそれぞれ設けられ、それらは同じ構造を有して
いる。そのため、導電ピン9と導電部13との対に対し
て設けである電気検出部4について説明する。この電気
検出部4は、互いに直列に接続された電源部16と電流
検出器17とを備え、第1図に示すように電源部16の
一端は、導電ピン9の一端に、電流検出器17の一端は
導電部13に接続されている。そして、導電ピン9の先
端部9aが導電部13に接触して導通状態となったとき
、電流検出器17は、そこに流れる電流を検知し、接触
したことを指示するように構成されている。このような
電気検出部が導電ピン9.10.11と導電部13.1
4.15との対のそれぞれ独立に設けである。
上記のように構成したことにより、ボンディングツール
2を基板保持部12に対して下降させていったとき、も
しンボンデイングツール2の素子吸着面2aが基板保持
部12の基板保持面12aに対して傾斜している場合に
は、傾斜面の一番下側に近い導電ピンと導電部とか接触
し、この対に対応する電気検出器か、その接触を検知す
る。これにより、どの電気検出器か真っ先に電流を検出
したかにより、どの部分が一番低くなっているか、すな
わちどの方向に傾斜しているかを知ることができる。
また、最初の電流検知の後、更にボンディングツール2
を下降させ、次にどの電気検出器で電流検知が行われる
かを調べることにより、さらに正確に、ボンディングツ
ール2の傾斜方向、傾斜の程度を知ることもができる。
そして、全ての電気検出器が同時に電流検知をしたとき
は、ボンディングツール2の吸着面が、基板保持部12
の保持面12aに平行となっている。ここで、基板3の
下面は、基板3の上面3aに対して平行に構成され、3
本の導電ピンの先端により構成される平面が、ボンディ
ングツール2に搭載した半導体素子1のフェースダウン
ボンディング面に対して平行となるように構成しである
そのため、3つの電気検出器で同時に電流検知がされた
ときは、半導体素子1のボンディング面と基板3の上面
3aとが、平行になっている。
次に、上記装置を使用して、半導体素子1を基板3上の
半導体素子搭載面3a上にフェースダウンボンディング
する方法について、第3図を用いて説明する。
まず、基板3を基板保持部12上の所定の位置に固定す
る。次に、シリンダ部5a等の駆動機構を駆動し、導電
ピンをボンデインブール2内に、収納し、導電ピンの先
端がボンディングツール内に収納した後、バンブ電極が
形成されている面の反対面がボンディングツール2の貫
通孔2bを覆うように半導体素子1をセットし、真空ポ
ンプ20で貫通孔2b内を真空吸引して、半導体素子1
をボンディングツール2の先端部に吸着固定する(第3
図(a)参照)。
次に、駆動機構を作動させ、導電ピン9等をボンディン
グツール2より突出させる。
次に、ボンディングツール2を−Z方向に徐々に下降さ
せていく。下降中、どの電気検出部において、電流が検
出されるかを観察する。第3図(b)は、3本の導電ピ
ンのうち、−本の導電ピンが、対応する導電部に接触し
た状態を示している。この状態では、接触している導電
ピンと導電部との対に対応する電流検知器か電流を検知
し、接触したことを表示する。
そこで、次に、ボンディングツール2をZ方向に上昇さ
せ、接触している導電ピンと導電部とを離間させた後、
先の電流検知した電流検知器に対応する導電ピンの位置
する部分が他の2つの導電ピンが設けられている位置に
対して同じ高さとなるようにボンディングツール2のX
軸方向の回転角θxSY軸方向の回転角θyを微調整す
る。そして、再度、ボンディングツール2を−Z方向に
移動し、電流検知器の電流検知状態を観察する。
全ての電流検知器が同時に電流を検知するまで、上記ボ
ンディングツール2の上下降、傾斜調整を繰返す。そし
て、全ての電流検知器が同時に電流検知をするようにな
った状態で、ボンディングツル2の傾斜を固定する。こ
の状態を第3図(c)に示す。
その後、駆動機構を作動し導電ビン9等をボンディング
ツール2内に収納した後、ボンディングツール2を−Z
方向に移動させ、半導体素子1を基板3の上面3a上に
フェースダウンボンディングする。
このようにして、半導体素子1のバンブ電極が形成され
ている面と、基板の半導体素子搭載面3aとの平行度を
簡単にかつ精度よく検出でき、この検出結果に基づいて
、ボンディングツール2の傾斜を調整することにより、
高精度なフェースダウンボンディングを実施することが
できる。
本発明は上記実施例に限定されず種々の変形例か考えら
れ得る。
具体的には、上記実施例で使用する装置では、3対の導
電ピンと導電部とを設けているが、3対以上であれば、
幾つでもよい。この導電ピンと導電部との組み合わせの
数を増加させることにより、ボンディングツール2の傾
斜状態をより詳しく知ることかできる。
また、上記実施例では、導電ピンの先端により形成され
る面をボンディングツール2上の半導体素子面に平行と
なるように構成し、また導電部の上面を基板上面と平行
となるように構成しているか、このように構成せず、半
導体素子の上面と基板上面とが平行な状態になった状態
で全ての導電ピンか導電部に同時に接触するように構成
しておいてもよい。
また、上記実施例において、ボンディングツール2の傾
斜を調整することができるステッピングモータ等の電気
制御型の傾斜駆動機構と導電ピンをボンディングツール
2内に収容できるようにソレノイドのような電気制御型
の駆動機構を設け、更に、ボンディングツール2をZ方
向に移動させる駆動機構を電気制御型にして、これらを
制御する、例えば、マイクロコンピュータのような電子
制御装置を設けておくことにより、自動的に半導体素子
のバンブ電極が形成されている面を基板の半導体素子搭
載面に対して平行に調節し、フエ−スダウンボンディン
グを実施させることができる。
具体的には電子制御装置は、Z方向にボンディングツー
ル2を移動させる移動機構を付勢する。これによりボン
ディングツール2が−Z力方向移動する。この電子制御
装置は、電気検知部に接続され、電気検知部からの導電
ビンと導電部との接触状態の検出結果に基づき、傾斜駆
動機構を付勢させ、ボンディングツールの傾斜の調節を
行なわせる。調整終了後、この電子制御装置は、導電ピ
ンの駆動機構を付勢し、導電ビンをボンディングツル内
に収納させ、その後、移動機構を付勢してフェースダウ
ンボンディングを行う。
〔発明の効果〕
本発明の半導体素子実装装置では、先に説明したように
、ボンディングツールに設けた導電ビンと基板保持部に
設けた導電部との当接状態を、電気的に検知し、その検
知結果から半導体素子と基板との平行度を精度よく検出
しているので、微細なバンブを有する半導体素子におい
ても確実なフェースダウンボンディングを行うことがで
きる。
【図面の簡単な説明】
第1図は本発明の一実施例の半導体素子実装装置の構成
を示す図、第2図は第1図に示すボン、ディングツール
の導電ビンの配置状態を示す図、第3図は第1図に示す
実施例の装置で半導体素子を実装する際のボンディング
ツールと基板保持部との関係を示す図である。 1・・・半導体素子、2・・・ボンディングツール、3
・・基板、4・・・電気検知部、5.6.7・・ビン機
構、5a・・・シリンダ部、8・・・圧縮スプリング、
9.10.11・・導電ピン、12・・基板保持部、1
3.14.15・・・導電部、16・・電源、17・・
・電流検知器。 代理人弁理士   長谷用  芳  樹間      
   寺   崎   史   朗動作(前半) 第3図(1) 動作(vk半) 第3図(2)

Claims (1)

  1. 【特許請求の範囲】 1、吸着面を有し、片面にバンプ電極が形成されている
    半導体素子を反対面で吸着面に吸着させて保持するボン
    ディングツールと、 前記半導体素子が実装される基板を保持する保持部材と
    、 前記ボンディングツールを前記保持部材に対して移動さ
    せる移動機構と、 前記ボンディングツール内に収納可能で、その先端部が
    前記吸着面に対して平行な面を画成するように前記吸着
    面の周囲に設けられた少なくとも3本以上の導電ピンと
    、 前記保持部材の基板保持面の周囲に設けられ、前記導電
    ピンに対応する位置に設けられた導電部と、 前記導電ピンと前記導電部との対にそれぞれ設けられ、
    前記導電ピンと導電部との接触状態を電気的に検出する
    電気検出手段とを備えた半導体素子実装装置。 2、前記ボンディングツールがその吸着面の基板保持面
    に対する傾斜を調整できる傾斜調整機構と、前記導電ピ
    ンを収納させる収納機構とを含み、前記半導体素子実装
    装置か前記電気検出手段での検出に基づいて前記傾斜調
    整機構と前記収納機構と前記移動機構とを制御する制御
    手段を含む請求項1記載の半導体素子実装装置。
JP2190166A 1990-07-18 1990-07-18 半導体素子実装装置 Pending JPH0476930A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5491889A (en) * 1993-09-24 1996-02-20 Sgs-Thomson Microelectronics, Inc. Apparatus for achieving printed circuit board planarity
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JPWO2022024291A1 (ja) * 2020-07-30 2022-02-03

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