JPH0477015A - 光結合型リレー回路 - Google Patents
光結合型リレー回路Info
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- JPH0477015A JPH0477015A JP2188461A JP18846190A JPH0477015A JP H0477015 A JPH0477015 A JP H0477015A JP 2188461 A JP2188461 A JP 2188461A JP 18846190 A JP18846190 A JP 18846190A JP H0477015 A JPH0477015 A JP H0477015A
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- 230000003287 optical effect Effects 0.000 title claims description 11
- 238000010168 coupling process Methods 0.000 title description 2
- 230000008878 coupling Effects 0.000 title 1
- 238000005859 coupling reaction Methods 0.000 title 1
- 238000003491 array Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 230000002186 photoactivation Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、光結合方式を用いて入出力回路間を絶縁した
光結合型のリレー回路に関するものである。
光結合型のリレー回路に関するものである。
［従来の技術］
光結合型のリレー回路の高速化に関しては、例えば、特
開昭５７−１０７６３３号公報に開示された回路が知ら
れている。この回路は第３図に示すように、出力用ＭＯ
ＳＦＥＴ （Ｑ−１）のゲート・ソース間容量の放電回
路が示されておらず、実際の回路としては考えにくい。
開昭５７−１０７６３３号公報に開示された回路が知ら
れている。この回路は第３図に示すように、出力用ＭＯ
ＳＦＥＴ （Ｑ−１）のゲート・ソース間容量の放電回
路が示されておらず、実際の回路としては考えにくい。
また、出力用ＭＯＳＦＥＴのゲート・ソース間容量の充
電用トランジスタも明示されていない、従って、現実的
な回路としては第２回に示すものが考えられる。
電用トランジスタも明示されていない、従って、現実的
な回路としては第２回に示すものが考えられる。
この回路にあっては、入力端子９ａ、９ｂ間に接続され
た発光ダイオード１が発生する光信号を、第１のフォト
ダイオードアレイ２が受光して光起電力を発生し、この
光起電力を抵抗１４を介して出力用ＭＯＳＦＥＴ８のゲ
ート・ソース間に印加する。また同時に、第２のフォト
ダイオードアレイ３が発生した光起電力によって、ｎチ
ャネルのエンハンスメント型のＭＯＳ Ｆ ＥＴよりな
る第２の制御用トランジスタ６が導通状態となり、負荷
電流が出力用ＭＯＳＦＥＴ８のゲート・ソース間容量を
急速に充電するものである。
た発光ダイオード１が発生する光信号を、第１のフォト
ダイオードアレイ２が受光して光起電力を発生し、この
光起電力を抵抗１４を介して出力用ＭＯＳＦＥＴ８のゲ
ート・ソース間に印加する。また同時に、第２のフォト
ダイオードアレイ３が発生した光起電力によって、ｎチ
ャネルのエンハンスメント型のＭＯＳ Ｆ ＥＴよりな
る第２の制御用トランジスタ６が導通状態となり、負荷
電流が出力用ＭＯＳＦＥＴ８のゲート・ソース間容量を
急速に充電するものである。
なお、出力用ＭＯＳＦＥＴ８のゲート及びソースには、
ｎチャネルのデプレッション型のＭＯＳＦＥＴよりなる
第１の制御用トランジスタ１３のドレイン及びソースが
それぞれ接続されており、このトランジスタ１３のゲー
ト・ソース間は抵抗１４０両端に接続されている。
ｎチャネルのデプレッション型のＭＯＳＦＥＴよりなる
第１の制御用トランジスタ１３のドレイン及びソースが
それぞれ接続されており、このトランジスタ１３のゲー
ト・ソース間は抵抗１４０両端に接続されている。
この光結合型リレー回路において、発光ダイオード１に
入力信号が印加され、第１のフォトダイオードアレイ２
に光起電力が発生すると、デプレッション型の第１の制
御トランジスタ１３のドレイン・ソース間と抵抗１４を
介して光電流が流れ、抵抗１４の両端に電圧が発生する
。この電圧により第１の制御トランジスタ１３が高抵抗
状態にバイアスされるので、出力用ＭＯＳＦＥＴ８のゲ
ート・ソース間に第１のフォトダイオードアレイ２の光
起電力が印加される。同時に、光信号を受光して第２の
フォトダイオードアレイ３に光起電力が発生すると、エ
ンハンスメント型のＭＯＳＦＥＴよりなる第２の制御用
トランジスタ６が導通状態となり、負荷電流が出力用Ｍ
ＯＳ Ｆ ＥＴ ８のゲート・ソース間容量を急速に充
電し、出力用ＭＯＳＦＥＴ８が急速にオン状態となる。
入力信号が印加され、第１のフォトダイオードアレイ２
に光起電力が発生すると、デプレッション型の第１の制
御トランジスタ１３のドレイン・ソース間と抵抗１４を
介して光電流が流れ、抵抗１４の両端に電圧が発生する
。この電圧により第１の制御トランジスタ１３が高抵抗
状態にバイアスされるので、出力用ＭＯＳＦＥＴ８のゲ
ート・ソース間に第１のフォトダイオードアレイ２の光
起電力が印加される。同時に、光信号を受光して第２の
フォトダイオードアレイ３に光起電力が発生すると、エ
ンハンスメント型のＭＯＳＦＥＴよりなる第２の制御用
トランジスタ６が導通状態となり、負荷電流が出力用Ｍ
ＯＳ Ｆ ＥＴ ８のゲート・ソース間容量を急速に充
電し、出力用ＭＯＳＦＥＴ８が急速にオン状態となる。
発光ダイオード１への入力信号が遮断されると、第１及
び第２のフォトダイオードアレイ２．３の光起電力が消
失するため、第１の制御トランジスタ１３は導通状態、
第２の制御用トランジスタ６は遮断状態となり、出力用
ＭＯＳＦＥＴ８のゲート・ソース間の蓄積電荷を放電さ
せるので、出力用ＭＯＳＦＥＴ３はオフ状態となる。
び第２のフォトダイオードアレイ２．３の光起電力が消
失するため、第１の制御トランジスタ１３は導通状態、
第２の制御用トランジスタ６は遮断状態となり、出力用
ＭＯＳＦＥＴ８のゲート・ソース間の蓄積電荷を放電さ
せるので、出力用ＭＯＳＦＥＴ３はオフ状態となる。
［発明が解決しようとする課題］
上記従来例回路においては、第１の制御トランジスタ１
３の制御に抵抗１４を用いているため、第１のフォトダ
イオードアレイ２と出力用ＭＯＳＦＥＴ８の間において
抵抗１４端子間分の電圧低下が生してしまい、半導体リ
レーに要求されるスイッチング速度の高速性においてマ
イナス要因となる。また、出力用ＭＯＳＦＥＴ８のゲー
ト・ソース間容量のオン時の充電回路である第２の制御
用トランジスタ６と、オフ時の放電回路である第１の制
御トランジスタ１３０制御部がそれぞれ独立しているた
め、ＩＣ化する際のチップ面積や２つの制御トランジス
タの連動性において問題があった。
３の制御に抵抗１４を用いているため、第１のフォトダ
イオードアレイ２と出力用ＭＯＳＦＥＴ８の間において
抵抗１４端子間分の電圧低下が生してしまい、半導体リ
レーに要求されるスイッチング速度の高速性においてマ
イナス要因となる。また、出力用ＭＯＳＦＥＴ８のゲー
ト・ソース間容量のオン時の充電回路である第２の制御
用トランジスタ６と、オフ時の放電回路である第１の制
御トランジスタ１３０制御部がそれぞれ独立しているた
め、ＩＣ化する際のチップ面積や２つの制御トランジス
タの連動性において問題があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、高速スイッチングが可能で、し
かも制御性の優れた光結合型のリレー回路を提供するこ
とにある。
の目的とするところは、高速スイッチングが可能で、し
かも制御性の優れた光結合型のリレー回路を提供するこ
とにある。
［課題を解決するための手段ｊ
本発明に係る光結合型リレー回路にあっては、上記課題
を解決するため、第１図に示すように、入力信号に応答
して光信号を発生する発光ダイオード１と、発光ダイオ
ード１の光信号を受光するように配置された第１のフォ
トダイオードアレイ２と、第１のフォトダイオードアレ
イ２の光起電力をゲート・ソース間に印加されてドレイ
ン・ソース間の導通状態と非導通状態が切り替わる出力
用のＭＯＳＦＥＴ８と、出力用のＭＯＳＦＥＴ８のゲー
ト・ソース間の蓄積電荷の放電径路を構成するノーマリ
・オン型の第１の制御用トランジスタ５と、出力用のＭ
ＯＳＦＥＴ８のドレイン・ゲート間に接続され、出力用
ＭＯＳＦＥＴ８のゲート・ソース間の電荷の充電速度を
速めるノーマリ・オフ型の第２の制御用トランジスタ６
と、発光ダイオード１の光信号を受光して第１及び第２
の制御用トランジスタ５．６のゲートに共通に光起電力
を印加して、２つの制御用トランジスタ５６のオン・オ
フ状態を切り替える第２のフォトダイオードアレイ３と
、２つの制御用トランジスタ５．６のゲートの蓄積電荷
の放電径路を構成する抵抗４と、出力用ＭＯＳＦＥＴ８
のドレインと第２の制御用トランジスタ６のドレイン間
の逆゛方向電流を抑止するダイオード７とからなること
を特徴とするものである。
を解決するため、第１図に示すように、入力信号に応答
して光信号を発生する発光ダイオード１と、発光ダイオ
ード１の光信号を受光するように配置された第１のフォ
トダイオードアレイ２と、第１のフォトダイオードアレ
イ２の光起電力をゲート・ソース間に印加されてドレイ
ン・ソース間の導通状態と非導通状態が切り替わる出力
用のＭＯＳＦＥＴ８と、出力用のＭＯＳＦＥＴ８のゲー
ト・ソース間の蓄積電荷の放電径路を構成するノーマリ
・オン型の第１の制御用トランジスタ５と、出力用のＭ
ＯＳＦＥＴ８のドレイン・ゲート間に接続され、出力用
ＭＯＳＦＥＴ８のゲート・ソース間の電荷の充電速度を
速めるノーマリ・オフ型の第２の制御用トランジスタ６
と、発光ダイオード１の光信号を受光して第１及び第２
の制御用トランジスタ５．６のゲートに共通に光起電力
を印加して、２つの制御用トランジスタ５６のオン・オ
フ状態を切り替える第２のフォトダイオードアレイ３と
、２つの制御用トランジスタ５．６のゲートの蓄積電荷
の放電径路を構成する抵抗４と、出力用ＭＯＳＦＥＴ８
のドレインと第２の制御用トランジスタ６のドレイン間
の逆゛方向電流を抑止するダイオード７とからなること
を特徴とするものである。
［作 用コ
本発明にあっては、上記のように、２つの制御用トラン
ジスタ５．６の制御部を一体化し、前記従来例に示す第
１のフォトダイオードアレイ２と出力用ＭＯＳＦＥＴ８
の間の抵抗１４を踪いたため、第１のフォトダイオード
アレイ２で発生する光起電力は、損失なく出力用ＭＯＳ
ＦＥＴ８のゲート・ソース間に印加され、より高速なス
イッチングが可能となる。また、２つの制御用トランジ
スタ５．６の制御部を一体化したことにより、両トラン
ジスタ５．６の連動がスムーズに行えるため、スイッチ
ング速度をより高速化できる。
ジスタ５．６の制御部を一体化し、前記従来例に示す第
１のフォトダイオードアレイ２と出力用ＭＯＳＦＥＴ８
の間の抵抗１４を踪いたため、第１のフォトダイオード
アレイ２で発生する光起電力は、損失なく出力用ＭＯＳ
ＦＥＴ８のゲート・ソース間に印加され、より高速なス
イッチングが可能となる。また、２つの制御用トランジ
スタ５．６の制御部を一体化したことにより、両トラン
ジスタ５．６の連動がスムーズに行えるため、スイッチ
ング速度をより高速化できる。
［実施例］
第１図は本発明の一実施例を示す回路図で、発光ダイオ
ード１は入力端子９ａ、９ｂ間に接続され、第１及び第
２のフォトダイオードアレイ２゜３と光結合されている
。第１のフォトダイオードアレイ２の負極は出力用ＭＯ
ＳＦＥＴ８のソースに、正極は出力用ＭＯＳＦＥＴ８の
ゲートにそれぞれ接続されている。出力用ＭＯＳＦＥＴ
８のゲートには、ｐチャネルのデプレソソヨン型のＭＯ
ＳＦＥＴよりなるノーマリ・オン型の第１の制御用トラ
ンジスタ５のドレインが接続され、この制御用トランジ
スタ５のソースは出力用ＭＯＳＦＥＴ８のソースに接続
されている。また、出力用ＭＯＳＦＥＴ８のゲートには
、ｎチャネルのエンノ１ンスメント型のＭＯＳＦＥＴよ
りなる第２の制御用トランジスタ６のソースが接続され
、この制御用トランジスタ６のドレインはダイオード７
のカソードに接続されている。ダイオード７のアノード
は出力用ＭＯＳＦＥＴ８のドレインに接続されている。
ード１は入力端子９ａ、９ｂ間に接続され、第１及び第
２のフォトダイオードアレイ２゜３と光結合されている
。第１のフォトダイオードアレイ２の負極は出力用ＭＯ
ＳＦＥＴ８のソースに、正極は出力用ＭＯＳＦＥＴ８の
ゲートにそれぞれ接続されている。出力用ＭＯＳＦＥＴ
８のゲートには、ｐチャネルのデプレソソヨン型のＭＯ
ＳＦＥＴよりなるノーマリ・オン型の第１の制御用トラ
ンジスタ５のドレインが接続され、この制御用トランジ
スタ５のソースは出力用ＭＯＳＦＥＴ８のソースに接続
されている。また、出力用ＭＯＳＦＥＴ８のゲートには
、ｎチャネルのエンノ１ンスメント型のＭＯＳＦＥＴよ
りなる第２の制御用トランジスタ６のソースが接続され
、この制御用トランジスタ６のドレインはダイオード７
のカソードに接続されている。ダイオード７のアノード
は出力用ＭＯＳＦＥＴ８のドレインに接続されている。
第１の制御用トランジスタ５のゲートと第２の制御用ト
ランジスタ６のゲートは、共に第２のフォトダイオード
アレイ３の正極に接続されており、第２のフォトダイオ
ードアレイ３の負極は出力用ＭＯＳ Ｆ ＥＴ ８のゲ
ートに接続されている。また、抵抗４が第２のフォトダ
イオードアレイ３と並列に接続されている。なお、同図
において１０ａ、１０ｂは出力端子、ＩＩはＮ’Ｓ、１
２は負荷である。
ランジスタ６のゲートは、共に第２のフォトダイオード
アレイ３の正極に接続されており、第２のフォトダイオ
ードアレイ３の負極は出力用ＭＯＳ Ｆ ＥＴ ８のゲ
ートに接続されている。また、抵抗４が第２のフォトダ
イオードアレイ３と並列に接続されている。なお、同図
において１０ａ、１０ｂは出力端子、ＩＩはＮ’Ｓ、１
２は負荷である。
次に、上記実施例の動作を説明する。まず、入力端子９
ａ、９ｂ間に入力信号が通電されると、発光ダイオード
１が光信号を発生し、この光信号を２つのフォトダイオ
ードアレイ２，３が受光して光起電力を発生する。第２
のフォトダイオードアレイ３から発生した光起電力によ
って、第１及び第２の制御用トランジスタ５，６のゲー
トに正の電荷が充電されるため、第１の制御用トランジ
スタ５は遮断状態、第２の制御用トランジスタ６は導通
状態となる。
ａ、９ｂ間に入力信号が通電されると、発光ダイオード
１が光信号を発生し、この光信号を２つのフォトダイオ
ードアレイ２，３が受光して光起電力を発生する。第２
のフォトダイオードアレイ３から発生した光起電力によ
って、第１及び第２の制御用トランジスタ５，６のゲー
トに正の電荷が充電されるため、第１の制御用トランジ
スタ５は遮断状態、第２の制御用トランジスタ６は導通
状態となる。
導通状態となった第２の制御用トランジスタ６を介して
負荷電流が出力用ＭＯＳＦＥＴｆｌｌのゲートムこ流れ
込み、出力用ＭＯＳＦＥＴ８のゲートソース間容量を急
速に充電する。
負荷電流が出力用ＭＯＳＦＥＴｆｌｌのゲートムこ流れ
込み、出力用ＭＯＳＦＥＴ８のゲートソース間容量を急
速に充電する。
同時に、第１のフォトダイオードアレイ２から発生した
光起電力が出力用ＭＯＳＦＥＴ８のゲト・ソース間に印
加されるため、出力用ＭＯＳＦＥＴ８は速やかにオン状
態となり、人力信号が与えられている間、オン状態を保
つ。
光起電力が出力用ＭＯＳＦＥＴ８のゲト・ソース間に印
加されるため、出力用ＭＯＳＦＥＴ８は速やかにオン状
態となり、人力信号が与えられている間、オン状態を保
つ。
入力信号が遮断されると、２つのフォトダイオードアレ
イ２．３の光起電力が消失する。このため、第１及び第
２の制御用トランジスタ５．６のゲートに充電されてい
た正の電荷は抵抗４を通って放電され、第１の制御用ト
ランジスタ５は導通状態に、第２の制御用トランジスタ
６は遮断状態になる。このため、導通状態となった第１
の制御用トランジスタ５を介して出力用ＭＯＳＦＥＴ８
のゲート・ソース間の蓄積電荷が放電されるので、出力
用ＭＯＳＦＥＴ８はオフ状態となる。
イ２．３の光起電力が消失する。このため、第１及び第
２の制御用トランジスタ５．６のゲートに充電されてい
た正の電荷は抵抗４を通って放電され、第１の制御用ト
ランジスタ５は導通状態に、第２の制御用トランジスタ
６は遮断状態になる。このため、導通状態となった第１
の制御用トランジスタ５を介して出力用ＭＯＳＦＥＴ８
のゲート・ソース間の蓄積電荷が放電されるので、出力
用ＭＯＳＦＥＴ８はオフ状態となる。
［発明の効果コ
本発明にあっては、上述のように、入力信号に応答して
光信号を発生する発光ダイオードに２つのフォトダイオ
ードアレイを光結合させ、第２のフォトダイオードアレ
イの光起電力によって、出力用ＭＯＳ Ｆ ＥＴのゲー
ト・ソース間容量へのオン時における負荷側からの充電
回路及びオフ時における放電回路を制御するようにした
ため、第１のフォトダイオードアレイの光起電力を抵抗
を介さずに出力用ＭＯＳＦＥＴのゲート・ソース間に印
加することができる。従って、インピーダンス要素によ
る電力損失が防げ、高速スイッチングが可能になるとい
う効果がある。また、２つの制御用トランジスタの制御
を１つにしたことにより、２つの制御用トランジスタの
連動性を保ち、より高速なスイッチングを可能にし、か
つチップ面積の縮小を可能にするという効果がある。
光信号を発生する発光ダイオードに２つのフォトダイオ
ードアレイを光結合させ、第２のフォトダイオードアレ
イの光起電力によって、出力用ＭＯＳ Ｆ ＥＴのゲー
ト・ソース間容量へのオン時における負荷側からの充電
回路及びオフ時における放電回路を制御するようにした
ため、第１のフォトダイオードアレイの光起電力を抵抗
を介さずに出力用ＭＯＳＦＥＴのゲート・ソース間に印
加することができる。従って、インピーダンス要素によ
る電力損失が防げ、高速スイッチングが可能になるとい
う効果がある。また、２つの制御用トランジスタの制御
を１つにしたことにより、２つの制御用トランジスタの
連動性を保ち、より高速なスイッチングを可能にし、か
つチップ面積の縮小を可能にするという効果がある。
第１図は本発明の一実施例を示す回路図、第２図及び第
３図はそれぞれ従来例を示す回路図である。 １・・・発光ダイオード、２・・・第１のフォトダイオ
ードアレイ、３・・・第２のフォトダイオードアレイ、
４・・・抵抗、５・・・第１の制御用トランジスタ、６
０．。 第２の制御用トランジスタ、７・・・ダイオード、８・
・・出力用ＭＯＳ Ｆ ＥＴ。
３図はそれぞれ従来例を示す回路図である。 １・・・発光ダイオード、２・・・第１のフォトダイオ
ードアレイ、３・・・第２のフォトダイオードアレイ、
４・・・抵抗、５・・・第１の制御用トランジスタ、６
０．。 第２の制御用トランジスタ、７・・・ダイオード、８・
・・出力用ＭＯＳ Ｆ ＥＴ。
Claims (1)
- （１）入力信号に応答して光信号を発生する発光ダイオ
ードと、 発光ダイオードの光信号を受光するように配置された第
１のフォトダイオードアレイと、第１のフォトダイオー
ドアレイの光起電力をゲート・ソース間に印加されてド
レイン・ソース間の導通状態と非導通状態が切り替わる
出力用のＭＯＳＦＥＴと、 出力用のＭＯＳＦＥＴのゲート・ソース間の蓄積電荷の
放電径路を構成するノーマリ・オン型の第１の制御用ト
ランジスタと、 出力用のＭＯＳＦＥＴのドレイン・ゲート間に接続され
、出力用ＭＯＳＦＥＴのゲート・ソース間の電荷の充電
速度を速めるノーマリ・オフ型の第２の制御用トランジ
スタと、 発光ダイオードの光信号を受光して第１及び第２の制御
用トランジスタのゲートに共通に光起電力を印加して、
２つの制御用トランジスタのオン・オフ状態を切り替え
る第２のフォトダイオードアレイと、 ２つの制御用トランジスタのゲートの蓄積電荷の放電径
路を構成する抵抗と、 出力用ＭＯＳＦＥＴのドレインと第２の制御用トランジ
スタのドレイン間の逆方向電流を抑止するダイオードと から構成されたことを特徴とする光結合型リレー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2188461A JPH0477015A (ja) | 1990-07-16 | 1990-07-16 | 光結合型リレー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2188461A JPH0477015A (ja) | 1990-07-16 | 1990-07-16 | 光結合型リレー回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0477015A true JPH0477015A (ja) | 1992-03-11 |
Family
ID=16224114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2188461A Pending JPH0477015A (ja) | 1990-07-16 | 1990-07-16 | 光結合型リレー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0477015A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7893415B2 (en) * | 2007-11-05 | 2011-02-22 | Renesas Electronics Corporation | Optical semiconductor relay device for reducing transient voltage between output terminals of the relay and maintaining high operation speed and low capacitance characteristics |
| JP2013080892A (ja) * | 2011-09-21 | 2013-05-02 | Sharp Corp | 光センサおよび電子機器 |
| US10340847B2 (en) | 2016-11-25 | 2019-07-02 | Fujitsu Limited | Power supply control circuit, energy harvesting device, and control method of energy harvesting device |
-
1990
- 1990-07-16 JP JP2188461A patent/JPH0477015A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7893415B2 (en) * | 2007-11-05 | 2011-02-22 | Renesas Electronics Corporation | Optical semiconductor relay device for reducing transient voltage between output terminals of the relay and maintaining high operation speed and low capacitance characteristics |
| JP2013080892A (ja) * | 2011-09-21 | 2013-05-02 | Sharp Corp | 光センサおよび電子機器 |
| US9176007B2 (en) | 2011-09-21 | 2015-11-03 | Sharp Kabushiki Kaisha | Optical sensor including light-receiving element having two terminals and electronics device including the optical sensor |
| US10340847B2 (en) | 2016-11-25 | 2019-07-02 | Fujitsu Limited | Power supply control circuit, energy harvesting device, and control method of energy harvesting device |
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