JPH01297915A - 半導体リレー回路 - Google Patents
半導体リレー回路Info
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- JPH01297915A JPH01297915A JP63128714A JP12871488A JPH01297915A JP H01297915 A JPH01297915 A JP H01297915A JP 63128714 A JP63128714 A JP 63128714A JP 12871488 A JP12871488 A JP 12871488A JP H01297915 A JPH01297915 A JP H01297915A
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- 239000004065 semiconductor Substances 0.000 title claims description 5
- 238000010586 diagram Methods 0.000 description 8
- 238000003491 array Methods 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 101100081489 Drosophila melanogaster Obp83a gene Proteins 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Electronic Switches (AREA)
- Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野〕
本発明は、光結合方式を用いて入出力間を絶縁した半導
体リレー回路に関するものである。
体リレー回路に関するものである。
［従来の技術］
第３図は従来の光結合型の半導体リレー回路の回路図で
ある。この回路にあっては、入力端子間に接続された発
光ダイオード６が発生する光信号を、７オトダイオード
アレイ１が受光して光起電力を発生し、この光起電力を
抵抗３を介して出力用ＭＯＳＦＥＴ４ａのゲート・ソー
ス間に印加するものである。出力用ＭＯ８ＦＥ７４ａの
ゲート及びソースには、デプレッション型のＭＯＳＦＥ
Ｔよりなる制御用トランジスタ２のドレイン及びソース
がそれぞれ接続されており、このトランジスタ２のゲー
ト・ソース間は抵抗３の両端に接続されている。
ある。この回路にあっては、入力端子間に接続された発
光ダイオード６が発生する光信号を、７オトダイオード
アレイ１が受光して光起電力を発生し、この光起電力を
抵抗３を介して出力用ＭＯＳＦＥＴ４ａのゲート・ソー
ス間に印加するものである。出力用ＭＯ８ＦＥ７４ａの
ゲート及びソースには、デプレッション型のＭＯＳＦＥ
Ｔよりなる制御用トランジスタ２のドレイン及びソース
がそれぞれ接続されており、このトランジスタ２のゲー
ト・ソース間は抵抗３の両端に接続されている。
発光ダイオード６に入力信号が印加されて、フォトダイ
オードアレイ１に光起電力が発生すると、デプレッショ
ン型の制御用トランジスタ２のドレイン・ソース間と抵
抗３を介して光電流が流れ、抵抗３の両端に電圧が発生
する。この電圧により、トランジスタ２が高抵抗状態に
バイアスされるので、出力用Ｍ ＯＳ Ｆ Ｅ ７４
ａのゲート・ソース間にフォトダイオードアレイ１の光
起電力が印加されて、出力用Ｍ ＯＳ Ｆ Ｅ Ｔ ４
ａがオンとなる。
オードアレイ１に光起電力が発生すると、デプレッショ
ン型の制御用トランジスタ２のドレイン・ソース間と抵
抗３を介して光電流が流れ、抵抗３の両端に電圧が発生
する。この電圧により、トランジスタ２が高抵抗状態に
バイアスされるので、出力用Ｍ ＯＳ Ｆ Ｅ ７４
ａのゲート・ソース間にフォトダイオードアレイ１の光
起電力が印加されて、出力用Ｍ ＯＳ Ｆ Ｅ Ｔ ４
ａがオンとなる。
発光ダイオード６への入力信号が遮断されると、フォト
ダイオードアレイ１の光起電力が消失し、抵抗３の両端
電圧が消失するので、デプレッション型のＭ併用トラン
ジスタ２はオン状態に戻り、出力用ＭＯＳＦＥＴ４ｍの
ゲート・ソース間の蓄積電荷を放電するので、出力用Ｍ
Ｏ８ＦＥ７４ａはオフとなる。
ダイオードアレイ１の光起電力が消失し、抵抗３の両端
電圧が消失するので、デプレッション型のＭ併用トラン
ジスタ２はオン状態に戻り、出力用ＭＯＳＦＥＴ４ｍの
ゲート・ソース間の蓄積電荷を放電するので、出力用Ｍ
Ｏ８ＦＥ７４ａはオフとなる。
これらの第３図及び第４図に示す回路にあっては、Ｍ
ＯＳ Ｆ Ｅ ７４ ａとしてエンハンスメント型のも
のを使用しており、いわゆる１ａタイプのリレー（無人
力時に出力端子間がオープンとなり、信号入力時に出力
端子間がショートされる１出力型リレー）が構成される
。
ＯＳ Ｆ Ｅ ７４ ａとしてエンハンスメント型のも
のを使用しており、いわゆる１ａタイプのリレー（無人
力時に出力端子間がオープンとなり、信号入力時に出力
端子間がショートされる１出力型リレー）が構成される
。
また、第４図に示す回路にあっては、ゲートとドレイン
を共通としたエンハンスメント型のＭＯＳＦＥＴ５を抵
抗３に並列接続したものであり、抵抗３の両端に生じる
電位差が所定電圧（ＭＯＳＦＥＴ５のスレショルド電圧
）以上に上昇しないようにしている。
を共通としたエンハンスメント型のＭＯＳＦＥＴ５を抵
抗３に並列接続したものであり、抵抗３の両端に生じる
電位差が所定電圧（ＭＯＳＦＥＴ５のスレショルド電圧
）以上に上昇しないようにしている。
一方、第５図に示す回路にあっては、出力用ＭＯＳＦＥ
Ｔ４ｂとしてデプレッション型のものを使用しており、
いわゆる１ｂタイプのリレー（無人力時に出力端子間が
ショートされ、信号入力時に出力端子間がオープンとな
る１出力型リレー）が構成される。
Ｔ４ｂとしてデプレッション型のものを使用しており、
いわゆる１ｂタイプのリレー（無人力時に出力端子間が
ショートされ、信号入力時に出力端子間がオープンとな
る１出力型リレー）が構成される。
［発明が解決しようとする課題］
上述の１ａタイプ及びｌｂタイプのリレーを共に備えた
ｌｃタイプのリレーにあっては、従来では、単にｌａタ
イプのリレーと１ｂタイプのリレーを別口路で楕成し、
１つのパッケージに収納するに過ぎないので、オンから
オフに変化するタイミングは個々の回路によって別々に
決定されている。したがって、一方がオンされる前に他
方がオフされる、いわゆるＢ ＢＭ（Ｂｒｅａｋ Ｂｅ
ｆｏｒｅ Ｍａｋｅ）動作を行うことは困難であった。
ｌｃタイプのリレーにあっては、従来では、単にｌａタ
イプのリレーと１ｂタイプのリレーを別口路で楕成し、
１つのパッケージに収納するに過ぎないので、オンから
オフに変化するタイミングは個々の回路によって別々に
決定されている。したがって、一方がオンされる前に他
方がオフされる、いわゆるＢ ＢＭ（Ｂｒｅａｋ Ｂｅ
ｆｏｒｅ Ｍａｋｅ）動作を行うことは困難であった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、ＢＢＭ動作が可能な半導体リレ
ー回路を提供することにある。
の目的とするところは、ＢＢＭ動作が可能な半導体リレ
ー回路を提供することにある。
［課題を解決するための手段］
本発明にあっては、上記の課題を解決するために、第１
図に示すように、エンハンスメント型の第１の出力用Ｍ
ＯＳＦＥＴ４ａとデプレッション型の第２の出力用ＭＯ
ＳＦＥＴ４ｂとをソースを共通にして逆直列接続し、第
１の出力用ＭＯ３ＦＥ ７４ ａのゲートに一端を接続
された第１のフォトダイオードアレイ１ａの他端を第１
の抵抗３ａを介して第１の出力用ＭＯ８ＦＥ７４ａのソ
ースに接続し、第１のフォトダイオードアレイ１ａの他
端に一端を接続された第２のフォトダイオードアレイ１
ｂの他端を第２の抵抗３ｂを介して第２の出力用ＭＯＳ
ＦＥＴＪｂのゲートに接続し、第１の出力用Ｍ ＯＳ
Ｆ Ｅ ７４ ａのゲート及びソースにドレイン及びソ
ースを接続されたデプレッション型の第１の制御用トラ
ンジスタ２ａのゲートを第１のフォトダイオードアレイ
１ａの上記他端に接続し、第２の出力用ＭＯＳＦＥＴ４
ｂのソース及びゲートにドレイン及びソースを接続され
たデプレッション型の第２の制御用トランジスタ２ｂの
ゲートを第２のフォトダイオードアレイ１ｂの上記他端
に接続し、第１及び第２のフォトダイオードアレイｌａ
、ｌｂに光結合された発光素子６を入力端子間に接続し
、各出力用ＭＯ８ＦＥ７４ａ、４ｂのドレイン及びソー
スを出力端子に接続して成ることを特徴とするものであ
る。
図に示すように、エンハンスメント型の第１の出力用Ｍ
ＯＳＦＥＴ４ａとデプレッション型の第２の出力用ＭＯ
ＳＦＥＴ４ｂとをソースを共通にして逆直列接続し、第
１の出力用ＭＯ３ＦＥ ７４ ａのゲートに一端を接続
された第１のフォトダイオードアレイ１ａの他端を第１
の抵抗３ａを介して第１の出力用ＭＯ８ＦＥ７４ａのソ
ースに接続し、第１のフォトダイオードアレイ１ａの他
端に一端を接続された第２のフォトダイオードアレイ１
ｂの他端を第２の抵抗３ｂを介して第２の出力用ＭＯＳ
ＦＥＴＪｂのゲートに接続し、第１の出力用Ｍ ＯＳ
Ｆ Ｅ ７４ ａのゲート及びソースにドレイン及びソ
ースを接続されたデプレッション型の第１の制御用トラ
ンジスタ２ａのゲートを第１のフォトダイオードアレイ
１ａの上記他端に接続し、第２の出力用ＭＯＳＦＥＴ４
ｂのソース及びゲートにドレイン及びソースを接続され
たデプレッション型の第２の制御用トランジスタ２ｂの
ゲートを第２のフォトダイオードアレイ１ｂの上記他端
に接続し、第１及び第２のフォトダイオードアレイｌａ
、ｌｂに光結合された発光素子６を入力端子間に接続し
、各出力用ＭＯ８ＦＥ７４ａ、４ｂのドレイン及びソー
スを出力端子に接続して成ることを特徴とするものであ
る。
［作用］
本発明にあっては、このように、エンハンスメント型の
第１の出力用ＭＯＳＦＥＴ４ａのゲート・ソース間にデ
プレッション型の第１の制御用トランジスタ２ａを接続
し、デプレッション型の第２の出力用ＭＯＳＦＥＴ４ｂ
のゲート・ソース間にデプレッション型の第２の制御用
トランジスタ２ｂを接続し、第１の制御用トランジスタ
２ａにオフバイアスを与えるための第１の抵抗３ａには
、第１の制御用トランジスタ２ａと第２の制御用トラン
ジスタ２ｂを介して逆方向に電流が流れるように構成し
たので、第２の制御用トランジスタ２ｂが高インピーダ
ンス化されて第２の出力用ＭＯＳＦＥＴ４ｂがオフされ
てから、第１の制御用トランジスタ２ａが高インピーダ
ンス化されて第１の出力用Ｍ ＯＳ Ｆ Ｅ Ｔ ４
ａがオンされるものであり、ＢＢＭ動作が可能となるも
のである。
第１の出力用ＭＯＳＦＥＴ４ａのゲート・ソース間にデ
プレッション型の第１の制御用トランジスタ２ａを接続
し、デプレッション型の第２の出力用ＭＯＳＦＥＴ４ｂ
のゲート・ソース間にデプレッション型の第２の制御用
トランジスタ２ｂを接続し、第１の制御用トランジスタ
２ａにオフバイアスを与えるための第１の抵抗３ａには
、第１の制御用トランジスタ２ａと第２の制御用トラン
ジスタ２ｂを介して逆方向に電流が流れるように構成し
たので、第２の制御用トランジスタ２ｂが高インピーダ
ンス化されて第２の出力用ＭＯＳＦＥＴ４ｂがオフされ
てから、第１の制御用トランジスタ２ａが高インピーダ
ンス化されて第１の出力用Ｍ ＯＳ Ｆ Ｅ Ｔ ４
ａがオンされるものであり、ＢＢＭ動作が可能となるも
のである。
し実施例］
第１図は本発明の一実施例の回路図である。第１の出力
用Ｍ ＯＳ Ｆ Ｅ Ｔ ４ ａはエンハンスメント型
であり、そのドレイン及びソースは常開出力端子０１及
び共通出力端子ｏ２に接続されている。第２の出力用Ｍ
ＯＳＦＥＴ４ｂはデプレッション型であり、そのドレイ
ン及びソースは常閉出力端子０、及び共通出力端子０２
に接続されている。第１の出力用Ｍ ＯＳ Ｆ Ｅ ７
４ ａのゲートは第１のフォトダイオードアレイ１ａの
正極に接続されており、ソースは第１の抵抗３ａを介し
て第１のフォトダイオードアレイ１ａの負極に接続され
ている。第２の出力用ＭＯＳＦＥＴＪｂのソースは第１
の抵抗３ａを介して第２のフォトダイオードアレイ１ｂ
の正極に接続され、ゲートは第２の抵抗３ｂを介して第
２のフォトダイオードアレイ１ｂの負極に接続されてい
る。第１及び第２の制御用トランジスタ２ａ、２ｂは共
にデプレッション型のＭＯＳＦＥＴよりなる。第１の制
御用トランジスタ２ａのドレイン及びソースは第１の出
力用ＭＯＳＦＥＴ４ａのゲート及びソースに接続され、
ゲートは第１のフォトダイオードアレイ１ａの負極に接
続されている。第２の制御用トランジスタ２ｂのドレイ
ン及びソースは第２の出力用ＭＯＳＦＥＴ４ｂのソース
及びゲートに接続され、ゲートは第２のフォトダイオー
ドアレイ１ｂの負極に接続されている。第１及び第２の
フォトダイオードアレイｌａ。
用Ｍ ＯＳ Ｆ Ｅ Ｔ ４ ａはエンハンスメント型
であり、そのドレイン及びソースは常開出力端子０１及
び共通出力端子ｏ２に接続されている。第２の出力用Ｍ
ＯＳＦＥＴ４ｂはデプレッション型であり、そのドレイ
ン及びソースは常閉出力端子０、及び共通出力端子０２
に接続されている。第１の出力用Ｍ ＯＳ Ｆ Ｅ ７
４ ａのゲートは第１のフォトダイオードアレイ１ａの
正極に接続されており、ソースは第１の抵抗３ａを介し
て第１のフォトダイオードアレイ１ａの負極に接続され
ている。第２の出力用ＭＯＳＦＥＴＪｂのソースは第１
の抵抗３ａを介して第２のフォトダイオードアレイ１ｂ
の正極に接続され、ゲートは第２の抵抗３ｂを介して第
２のフォトダイオードアレイ１ｂの負極に接続されてい
る。第１及び第２の制御用トランジスタ２ａ、２ｂは共
にデプレッション型のＭＯＳＦＥＴよりなる。第１の制
御用トランジスタ２ａのドレイン及びソースは第１の出
力用ＭＯＳＦＥＴ４ａのゲート及びソースに接続され、
ゲートは第１のフォトダイオードアレイ１ａの負極に接
続されている。第２の制御用トランジスタ２ｂのドレイ
ン及びソースは第２の出力用ＭＯＳＦＥＴ４ｂのソース
及びゲートに接続され、ゲートは第２のフォトダイオー
ドアレイ１ｂの負極に接続されている。第１及び第２の
フォトダイオードアレイｌａ。
１ｂには、発光ダイオードのような発光素子６が光結合
されており、この発光素子６は入力端子１．。
されており、この発光素子６は入力端子１．。
■２に接続されている。
入力端子１．、Ｉ２間に入力信号が無いときには、発光
素子６が光信号を発生しないので、第１及び第２のフォ
トダイオードアレイｌａ、ｌｂは光起電力を発生しない
、このため、デプレッション型の第１及び第２の制御用
トランジスタ２ａ、２ｂは共にバイアスされず、そのド
レイン・ソース間は低インピーダンスとなっている。ま
た、第１及び第２の出力用ＭＯＳＦＥＴ４ａ、４ｂのゲ
ート・ソース間には電圧が印加されず、エンハンスメン
ト型の第１の出力用Ｍ ＯＳ Ｆ Ｅ ７４ ａのドレ
イン・ソース間は高インピーダンスとなり、デプレッシ
ョン型の第２の出力用ＭＯＳＦＥＴ４ｂのドレイン・ソ
ース間は低インピーダンスとなっている。
素子６が光信号を発生しないので、第１及び第２のフォ
トダイオードアレイｌａ、ｌｂは光起電力を発生しない
、このため、デプレッション型の第１及び第２の制御用
トランジスタ２ａ、２ｂは共にバイアスされず、そのド
レイン・ソース間は低インピーダンスとなっている。ま
た、第１及び第２の出力用ＭＯＳＦＥＴ４ａ、４ｂのゲ
ート・ソース間には電圧が印加されず、エンハンスメン
ト型の第１の出力用Ｍ ＯＳ Ｆ Ｅ ７４ ａのドレ
イン・ソース間は高インピーダンスとなり、デプレッシ
ョン型の第２の出力用ＭＯＳＦＥＴ４ｂのドレイン・ソ
ース間は低インピーダンスとなっている。
次に、入力端子１．、Ｉ２間に入力信号が印加されると
、発光素子６が光信号を発生し、第１及び第２のフォト
ダイオードアレイ１ ａ、 １ ｂが光起電力を発生す
る。第１のフォトダイオードアレイ１ａに発生する光起
電力は、第１のフォトダイオードアレイ１ａの正極から
、第１の制御用トランジスタ２ａ、抵抗３ａを介して第
１のフォトダイオードアレイ１ａの負極に戻る経路で光
を流として流れる。また、第２のフォトダイオードアレ
イ１ｂに発生する光起電力は、第２のフォトダイオード
アレイ１ｂの正極から、抵抗３ａ、第２の制御用トラン
ジスタ２ｂ、抵抗３ｂを介して第２のフォトダイオード
アレイ１ｂの負極に戻る経路で光電流として流れる。し
たがって、抵抗３ａには互いに逆方向に電流が流れるの
で、実質的には電流が流れていないことになり、その両
端電圧は上昇しない。
、発光素子６が光信号を発生し、第１及び第２のフォト
ダイオードアレイ１ ａ、 １ ｂが光起電力を発生す
る。第１のフォトダイオードアレイ１ａに発生する光起
電力は、第１のフォトダイオードアレイ１ａの正極から
、第１の制御用トランジスタ２ａ、抵抗３ａを介して第
１のフォトダイオードアレイ１ａの負極に戻る経路で光
を流として流れる。また、第２のフォトダイオードアレ
イ１ｂに発生する光起電力は、第２のフォトダイオード
アレイ１ｂの正極から、抵抗３ａ、第２の制御用トラン
ジスタ２ｂ、抵抗３ｂを介して第２のフォトダイオード
アレイ１ｂの負極に戻る経路で光電流として流れる。し
たがって、抵抗３ａには互いに逆方向に電流が流れるの
で、実質的には電流が流れていないことになり、その両
端電圧は上昇しない。
一方、抵抗３ｂには一方向にのみ電流が流れるので、そ
の両端電圧が上昇し、第２の制御用トランジスタ２ｂを
高インピーダンス状態にバイアスする。このため、第１
のフォトダイオードアレイ１ａの正極から第１の制御用
トランジスタ２ａのドレイン及びソース、第２の出力用
ＭＯＳＦＥＴ４ｂのソース及びゲート、第２の抵抗３ｂ
を介して第２のフォトダイオードアレイ１ｂの負極に戻
る経路で電流が流れて、第２の出力用ＭＯＳＦＥＴ４ｂ
のゲート・ソース間電圧が上昇するので、第２の出力用
ＭＯＳＦＥＴ４ｂのドレイン・ソース間は高インピーダ
ンス状態となる。また、第２の制御用トランジスタ２ｂ
が高インピーダンス状態となることにより、抵抗３ａに
は実質的には一方向にのみ電流が流れるようになるので
、その両端電圧が上昇し、第１の制御用トランジスタ２
ａが高インピーダンス状態となる。このため、第１のフ
ォトダイオードアレイ１ａの正極から、第１の出力用Ｍ
ＯＳ Ｆ Ｅ Ｔ ４ ａのゲート及びソース、第１
の抵抗３ａを介して第１のフォトダイオードアレイ１ａ
の負極に戻る経路で電流が流れて、第１の出力用Ｍ Ｏ
Ｓ Ｆ Ｅ ７４ ａのゲート・ソース閏電圧が上昇す
るので、第１の出力用Ｍ ＯＳ Ｆ Ｅ ７４ ａのド
レイン・ソース間は低インピーダンス状態となる。した
がって、入力信号が印加されたときには、常閉出力端子
０．と共通出力端子０２の間が先にオフとなり、その後
、常開出力端子ｏ１と共通出力端子０２の間がオンとな
るものであり、いわゆるＢＢＭ動作が実現される。
の両端電圧が上昇し、第２の制御用トランジスタ２ｂを
高インピーダンス状態にバイアスする。このため、第１
のフォトダイオードアレイ１ａの正極から第１の制御用
トランジスタ２ａのドレイン及びソース、第２の出力用
ＭＯＳＦＥＴ４ｂのソース及びゲート、第２の抵抗３ｂ
を介して第２のフォトダイオードアレイ１ｂの負極に戻
る経路で電流が流れて、第２の出力用ＭＯＳＦＥＴ４ｂ
のゲート・ソース間電圧が上昇するので、第２の出力用
ＭＯＳＦＥＴ４ｂのドレイン・ソース間は高インピーダ
ンス状態となる。また、第２の制御用トランジスタ２ｂ
が高インピーダンス状態となることにより、抵抗３ａに
は実質的には一方向にのみ電流が流れるようになるので
、その両端電圧が上昇し、第１の制御用トランジスタ２
ａが高インピーダンス状態となる。このため、第１のフ
ォトダイオードアレイ１ａの正極から、第１の出力用Ｍ
ＯＳ Ｆ Ｅ Ｔ ４ ａのゲート及びソース、第１
の抵抗３ａを介して第１のフォトダイオードアレイ１ａ
の負極に戻る経路で電流が流れて、第１の出力用Ｍ Ｏ
Ｓ Ｆ Ｅ ７４ ａのゲート・ソース閏電圧が上昇す
るので、第１の出力用Ｍ ＯＳ Ｆ Ｅ ７４ ａのド
レイン・ソース間は低インピーダンス状態となる。した
がって、入力信号が印加されたときには、常閉出力端子
０．と共通出力端子０２の間が先にオフとなり、その後
、常開出力端子ｏ１と共通出力端子０２の間がオンとな
るものであり、いわゆるＢＢＭ動作が実現される。
第２図は本発明の他の実施例の回路図である。
本実施例にあっては、ゲートとドレインを共通としたエ
ンハンスメント型のＭ ＯＳ Ｆ Ｅ ７５ ａを抵抗
３ａに並列接続すると共に、同じ構成のエンハンスメン
ト型のＭＯＳＦＥＴ５ｂを抵抗３ｂに並列接続したもの
であり、抵抗３ａ、３ｂの両端に生じる電位差が所定電
圧（ＭＯＳＦＥＴ５ａ、５ｂのスレショルド電圧）以上
に上昇しないようにしている。
ンハンスメント型のＭ ＯＳ Ｆ Ｅ ７５ ａを抵抗
３ａに並列接続すると共に、同じ構成のエンハンスメン
ト型のＭＯＳＦＥＴ５ｂを抵抗３ｂに並列接続したもの
であり、抵抗３ａ、３ｂの両端に生じる電位差が所定電
圧（ＭＯＳＦＥＴ５ａ、５ｂのスレショルド電圧）以上
に上昇しないようにしている。
このようなエンハンスメント型のＭＯＳＦＥＴ５ａ。
５ｂを接続することにより、制御用トランジスタ２ａ、
２ｂが高インピーダンス状態となった後に、出力用Ｍ
ＯＳ Ｐ Ｅ Ｔ ４ ｍ 、 ４ ｂのゲート・ソー
ス間容量を急速に充電することができるものであり、ス
イッチング速度が改善されるものである。
２ｂが高インピーダンス状態となった後に、出力用Ｍ
ＯＳ Ｐ Ｅ Ｔ ４ ｍ 、 ４ ｂのゲート・ソー
ス間容量を急速に充電することができるものであり、ス
イッチング速度が改善されるものである。
なお、上記構成のＭ ＯＳ Ｆ Ｅ ７５ ａ 、 ５
ｂに代えて、ツェナダイオードを接続しても構わない
。
ｂに代えて、ツェナダイオードを接続しても構わない
。
［発明の効果］
本発明にあっては、上述のように、第１及び第２のフォ
トダイオードアレイの出力にてそれぞれバイアスされる
常開出力用のＭＯＳＦＥＴ及び常閉出力用のＭＯＳＦＥ
Ｔのゲート・ソース間に、デプレッション型の第１及び
第２の制御用トランジスタをそれぞれ接続し、第１の制
御用トランジスタをオフバイアスするための第１の抵抗
には第２の制御用トランジスタを介してバイアス電圧を
消去するような電流が流れるように構成したので、入力
信号が発生したときには、まず第２の制御用トランジス
タがオフされて、これにより第１の抵抗のバイアス電圧
を消去する電流が低減されてから、第１の制御用トラン
ジスタがオフされることになるので、常閉出力用のＭＯ
ＳＦＥＴがオフされてから、常開出力用のＭＯＳＦＥＴ
がオンされるものであり、ＢＢＭ動作が確実に実現され
るという効果がある。
トダイオードアレイの出力にてそれぞれバイアスされる
常開出力用のＭＯＳＦＥＴ及び常閉出力用のＭＯＳＦＥ
Ｔのゲート・ソース間に、デプレッション型の第１及び
第２の制御用トランジスタをそれぞれ接続し、第１の制
御用トランジスタをオフバイアスするための第１の抵抗
には第２の制御用トランジスタを介してバイアス電圧を
消去するような電流が流れるように構成したので、入力
信号が発生したときには、まず第２の制御用トランジス
タがオフされて、これにより第１の抵抗のバイアス電圧
を消去する電流が低減されてから、第１の制御用トラン
ジスタがオフされることになるので、常閉出力用のＭＯ
ＳＦＥＴがオフされてから、常開出力用のＭＯＳＦＥＴ
がオンされるものであり、ＢＢＭ動作が確実に実現され
るという効果がある。
第１図は本発明の一実施例の回路図、第２図は本発明の
他の実施例の回路図、第３図は従来例の回路図、第４図
は他の従来例の回路図、第５図はさらに他の従来例の回
路図である。 １ ｍ、 １ ｂはフォトダイオードアレイ、２ａ、２
ｂは制御用トランジスタ、３ａ、３ｂは抵抗、４ａ、４
ｂは出力用ＭＯＳＦＥＴ、５ａ、５ｂはＭＯＳＦＥＴ、
６は発光素子である。
他の実施例の回路図、第３図は従来例の回路図、第４図
は他の従来例の回路図、第５図はさらに他の従来例の回
路図である。 １ ｍ、 １ ｂはフォトダイオードアレイ、２ａ、２
ｂは制御用トランジスタ、３ａ、３ｂは抵抗、４ａ、４
ｂは出力用ＭＯＳＦＥＴ、５ａ、５ｂはＭＯＳＦＥＴ、
６は発光素子である。
Claims (1)
- （１）エンハンスメント型の第１の出力用ＭＯＳＦＥＴ
とデプレッション型の第２の出力用ＭＯＳＦＥＴとをソ
ースを共通にして逆直列接続し、第１の出力用ＭＯＳＦ
ＥＴのゲートに一端を接続された第１のフォトダイオー
ドアレイの他端を第１の抵抗を介して第１の出力用ＭＯ
ＳＦＥＴのソースに接続し、第１のフォトダイオードア
レイの他端に一端を接続された第２のフォトダイオード
アレイの他端を第２の抵抗を介して第２の出力用ＭＯＳ
ＦＥＴのゲートに接続し、第１の出力用ＭＯＳＦＥＴの
ゲート及びソースにドレイン及びソースを接続されたデ
プレッション型の第１の制御用トランジスタのゲートを
第１のフォトダイオードアレイの上記他端に接続し、第
２の出力用ＭＯＳＦＥＴのソース及びゲートにドレイン
及びソースを接続されたデプレッション型の第２の制御
用トランジスタのゲートを第２のフォトダイオードアレ
イの上記他端に接続し、第１及び第２のフォトダイオー
ドアレイに光結合された発光素子を入力端子間に接続し
、各出力用ＭＯＳＦＥＴのドレイン及びソースを出力端
子に接続して成ることを特徴とする半導体リレー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63128714A JPH01297915A (ja) | 1988-05-26 | 1988-05-26 | 半導体リレー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63128714A JPH01297915A (ja) | 1988-05-26 | 1988-05-26 | 半導体リレー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01297915A true JPH01297915A (ja) | 1989-12-01 |
| JPH0479175B2 JPH0479175B2 (ja) | 1992-12-15 |
Family
ID=14991612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63128714A Granted JPH01297915A (ja) | 1988-05-26 | 1988-05-26 | 半導体リレー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01297915A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0472724U (ja) * | 1990-11-07 | 1992-06-26 | ||
| CN103516343A (zh) * | 2012-06-21 | 2014-01-15 | 贵州航天电器股份有限公司 | 一种固体继电器 |
-
1988
- 1988-05-26 JP JP63128714A patent/JPH01297915A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0472724U (ja) * | 1990-11-07 | 1992-06-26 | ||
| CN103516343A (zh) * | 2012-06-21 | 2014-01-15 | 贵州航天电器股份有限公司 | 一种固体继电器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0479175B2 (ja) | 1992-12-15 |
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