JPH0477074A - 映像信号の間引き／補間回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ この発明は、順次走査の映像信号にフレーム内でオフセ
ント標本化を施すことによりデータ量を圧縮する映像信
号の間引き回路と、この圧縮した映像信号に補間処理を
施すことにより元の映像信号を復元する映像信号の補間
回路に関するものである。

〔従来の技術〕

第７図は、従来の映像信号の間引き回路の構成を示すブ
ロック図である。この間引き回路は順次走査の映像信号
をフレーム内でオフセット標本化（五の目標本化）し、
データ量を圧縮して出力する回路である。この回路は、
入力端子１０から入力される順次走査の信号を「１ライ
ン−１画素」分記憶するラインメモリ１１、このライン
メモリ１１の出力を順次それぞれ１画素分記憶する第１
および第２の遅延回路１２および１３、遅延回路】３の
出力を「１ライン−１画素」分記憶するラインメモリ１
４を備え、さらに、ラインメモリ１１の入力に係数に３
を乗算する乗算回路１５、ラインメモリ１１の出力と遅
延回路１３の出力とを加算する加算回路１６、この加算
回路１６の加算値に係数に２を乗算する乗算回路１７、
遅延回路１２の出力に係数に１を乗算する乗算回路１８
、ラインメモリ１４の出力に係数に３を乗算する乗算回
路１９を備え、各乗算回路の出力は加算回路２０で加算
されてスイッチ回路２１に供給される。

スイッチ回路２１は加算回路２０の出力と零データとを
クロックＣＫ（周波数ｆｓ）毎に切り換え、直接または
遅延回路２２を介してスイッチ回路２３に供給する。ス
イッチ回路２３はスイッチ回路２１の出力と遅延回路２
２の出力きをライン（Ｈ）毎に交互に切り換え出力端子
２４に出力する。

入力端子１０には、第８回（ａ）に示すように、順次走
査の走査線がラインＬ１　　（画素Ｐ、。、ｐＨ１・・
・）、Ｌ２（画素Ｐ２゜、Ｐ２Ｉ、・・・）、Ｌｓ（ｉ
Ｎｉｉ素Ｐ３゜＋Ｐ３１　　・・・）　・・・とじて順
次入力される。いま、入力端子１０にライン上３上の画
素Ｐ３Ｉが入力されると、ラインメモリ１１から画素Ｐ
２２、遅延回路１２および１３から画素ＰＨＩおよびＰ
ｒｏ、ラインメモリ１４から画素Ｐｌ＋がそれぞれ出力
される。従って、加算回路２０からは画素Ｐ２．′が次
式のように演算されて出力される。

Ｐ２１’　−ＫＩＰ２１　＋　Ｋｚ　（Ｐ　ｚｏ　十Ｐ
　２２）十に３　（Ｐ　ｚ＋　Ｐ３１） これにより、３×３個の係数に１〜に３からなるフィル
タを掛け、フレーム内で五の目標本化を行うことによっ
てデータ量を圧縮することになる。

加算回路２０で演算された画素データは、第８図（ｂ）
に示すように、スイッチ回路２１によって各ライン毎に
交互に１画素おきに間引かれて出力され、さらに、第８
図（Ｃ）に示すように、１ラインおきに遅延回路２２で
シフトされて垂直方向に揃えられて出力される。

こうして画素データを間引いて圧縮した走査線信号を復
元するには、第９図に示すように、圧縮データ（図（ａ
））に対して各ライン毎に交互に１画素おきに零データ
を挿入しく図（ｂ））、このデータに係数１１〜ｉｓ　
　（ＵＬＣＣ））を掛けることによって元の走査線信号
（図（ｄ））を復元する。図（Ｃ）の場合は画素Ｐ２□
が復元される。なお、係数に、、と係数１７との関係は
、ｊｌ！、、＝２ｘＫ、、となるように設定されている
。

〔発明が解決しようとする課題〕

前述の従来例では、サンプリング周波数Ｉｓで各回路を
動作させなければならないため、各回路に高速動作が要
求され、また、ラインメモリに記憶容量の大きなメモリ
を必要とするなどの不都合が生じる。

この発明は、各回路の動作速度を低減させると共にライ
ンメモリの記憶容量を半減させ、回路構成の簡易な映像
信号の間引き／補間回路を提供することを目的とする。

〔課題を解決するための手段］ この発明による映像信号の間引き回路は、映像信号を、
ライン毎に１画素おきに分離して２相データとして出力
する２相分割回路と、この２相分割回路から出力される
上記２相データを、ライン毎に交互に切り換えて出力す
る切換回路き、この切換回路の出力を、内部にライン毎
の切り換えをもってフィルタリングするフィルタ回路と
を有し、２次元フィルタ処理とオフセット標本化とデー
タシフトとを同時に行うように構成する。

また、この発明による映像信号の補間回路は、内部にラ
イン毎の切り換えを行う切換回路を有するフィルタ回路
を有し、このフィルタ回路で補間された補間データと中
心データとを切り換えることにより所定の間引かれた映
像信号についてデータシフトと零点挿入と２次元フィル
タ処理とを同時に行うように構成する。

〔作　用〕

この発明の構成において、映像信号が間引き回路に入力
されると、２相分割回路は各ラインの画素を周波数ｆｓ
のタイミングで順次取り込み、各ライン毎に１画素おき
に分離して周波数ｆｓのタイミングで２相デークＤｏお
よびＤｌとして出力する。２つの出力データＤｏおよび
Ｄｌは、切換回路でライン毎に交互に切り換えられ、２
次元サブサンプル・フィルタに入力される。２次元サブ
サンプル・フィルタでは、順次走査の映像信号をライン
毎に交互に１画素おきに間引いてオフセント標本化（五
の目標本化）を行いデータ景を圧縮して出力する。この
場合、フィルタに入力される順次走査信号は２相データ
に分離されているので、フィルタの動作速度は周波数ｆ
ｓの２分の一低速度で動作させることができ、また、フ
ィルタを構成するラインメモリの記憶容量も従来に比べ
半減させることが出来る。

また、補間回路はフィルタ回路で補間した補間データと
中心データとをクロックＣＫで交互に切り換えることに
より、データシフトと零点挿入と２次元フィルタ処理と
を同時に行い、ライン毎に交互に１画素おきに間引きさ
れた画素データを復元する。

（実施例〕 第１図はこの発明による映像信号の間引き／補間回路の
うち間引き回路の一実施例を示ずブ０ツク図である。な
お、第１図において第７図と対応する部分には同一符号
を付して説明する。

この回路は、入力端子１０から入力される順次走査信号
を、ライン毎に１画素おきに分離して２相データに分割
する２相分割回路３０を備え、この分割された２相デー
タは切換回路３１でライン毎に交互に切り換えられ、一
方の出力は１ライン分の走査線信号を記憶するラインメ
モリ３２に入力され、他方の出力は「１ライン−１画素
」分の走査線信号を記憶するラインメモリＩＩに入力さ
れる。ラインメモリ１１の出力は走査線信号を順次それ
ぞれ１画素分記憶する第１および第２の遅延回路１２お
よび１３に入力され、遅延回路１３の出力は「ｌライン
ー１画素」分の走査線信号を記憶するラインメモリ１４
に入力される。ラインメモリ１１の出力および遅延回路
１２の出力はスイッチ回路３３でライン毎に交互に切り
換えられて出力され、遅延回路１２の出力および遅延回
路】３の出力はスイッチ回路３４で同しくライン毎に交
互に切り換えられて出力される。

また、ラインメモリ１１の入力は係数に３を乗算する乗
算回路１５に入力され、スイッチ回路３３および３４の
出力は加算回路Ｉ６で加算されたのち係数に２を乗算す
る乗算回路１７に人力され、ラインメモリ３２の出力は
係数に１を乗算する乗算回路１８に入力され、ラインメ
モ１月４の出力は係数に３を乗算する乗算回路１９に入
力される。

そして、これら各乗算回路の出力は加算回路２゜で加算
されて出力端子２４を介して出力される。

この構成において、前述と同様に入カ゛端子１゜に順次
走査の走査線が、第２１１（ａ）に示すように、ライン
Ｉ−１１Ｌ２　１Ｌ３　１・・・として入力されると、
２相分割回路３ｏは各ラインの画素データを周波数ｆｓ
のタイミングで取り込み、各ライン毎に１画素おきに分
離して周波数ｆｓ／２のタイミングで２相データとして
出力する。従って、２相分割回路３０からは、第２図（
ｂ）に示すように、出力データＤｏとしてラインＬａ、
　（画素Ｐ　１Ｇ　！　Ｐ　１２　＋　”’）、Ｌａ２
（画素ＰＺＯ９Ｐ２ｇ、−）、Ｌａ３（画素Ｐ。

、Ｐ３゜、・・・）、・・・が出力され、第２図（Ｃ）
に示すように、出力データＤ１としてラインＬｂ、　（
画素Ｐ１１ｓＰＩｆｆ＋・・・）、Ｌｂ２（画素ＰｚＨ
ＨＰ２３＋・・・）Ｌｂｆｆ（画素Ｐｆｆ＋＊Ｐｔ：ｚ
・・・）、・・・が出力される。

この２つの出力データＤｏおよびＤｌは、切換回路３１
でライン毎に交互に切り換えられ、ラインメモリ３２に
はラインＬａ＋→Ｌｂｚ−＋Ｌａ１−＋Ｌｂｓ−＋・・
・がこれらの順に入力され、ラインメモリ１１にはライ
ンＬｂ１−＋Ｌａｚ→Ｌｂ３→Ｌａ、→・・・がこれら
の順に入力される。

いま、入力端子１０にラインＬ３が人力されると、２相
分割回路３０からは出力データＤｏとしてラインＬａ：
＋（画素Ｐ３Ｄ＋Ｐ３□、・・・）が出力され、出力デ
ータＤ１としてラインＬｂ３（画素１）３１．Ｐｌｌ、
・・・）が出力される。切換回路３１が図の実線の状態
に切り換えられていると、画素Ｐ３ｏがラインメモリ３
２に入力され同時に画素Ｐ　１１がラインメモリ１１に
入力される。このとき、ラインメモリ３２からは画素Ｐ
２１が出力され、ラインメモリ１１からは画素Ｐ２゜が
出力され、遅延回路１２からは画素Ｐ２゜が出力され、
ラインメモリＩ４からは画素Ｐ　１１が出力される。こ
のとき、スイッチ回路３３および３４は図示の状態に切
り換えられているので、加算回路２０からは画素Ｐ２．
′が次式のように演算されて出力される。

Ｐ　２１’　＝　Ｋ＋　Ｐ　ｚ＋十に２　（Ｐ　ｚ。十
Ｐ２□）＋　Ｋ３　（Ｐ　＋＋　＋　Ｐ　２１）続いて
、切換回路３１からラインメモリ３２に画素Ｐ３□が入
力され同時にラインメモリ１１に画素Ｐ３３が人力され
ると、ラインメモリ３２からは画素Ｐｕｆｆが出力され
、ラインメモリ１１からは画素Ｐ２ｍが出力され、遅延
回路１２からは画素ＰＺ２が出力され、ラインメモリ１
４からは画素Ｐ　１３が出力される。従って、加算回路
２０からは画素Ｐ２３′が次式のように演算されて出力
される。

Ｐ２３’　＝に＋Ｐｚｘ十Ｋｇ　（Ｐ２２十Ｐ２４）＋
　Ｋ３　（Ｐ　ｒｓ　十Ｐ　３：＋）さらに、入力端子
１０に次のラインＬ４が入力されると、２相分割回路３
０から出力データＤ。

としてラインＬａ４（画素Ｐ４゜、Ｐ４□、・・・）が
出力され、出力データＤ１としてラインＬｂ４（画素Ｐ
４１　＋　’Ｐ　４３　＋・・・）が出力される。この
とき、切換回路３１は図の破線の状態に切り換わってい
るので、ラインメモリ３２に画素Ｐａｒｔが入力され同
時にラインメモリ１１に画素Ｐ４□が人力されると、ラ
インメモリ３２からは画素Ｐ３□が出力され、ラインメ
モリ１１からは画素Ｐユ、が出力され、遅延回路１２お
よび１３からは画素Ｐ　３１およびＰ３１が出力され、
ラインメモリ１４からは画素Ｐ２□が出力される。また
、このときスイッチ回路３３および３４は図と反対の状
態にそれぞれ切り換えられているので、加算回路２０か
らは画素Ｐ３□′が次式のように演算されて出力される
。

Ｐ３□’　−に、Ｐ３□十Ｋｚ　（Ｐ　：＋＋十Ｐ　３
：ｌ）十Ｋｘ（Ｐ２□＋Ｐ４□） こうして最終的には、第２１ＥＨｄ）に示すように、各
ライン毎に交互に１画素おきに間引かれた走査線信号が
出力端子２４から出力される。この走査線信号は前述し
た第８図（Ｃ）の信号に相当する。

第３図は、この発明による映像信号の間引き回路の他の
実施例を示すブロック図で、第１図と対応する部分には
同一符号を付して説明する。

この回路は切換回路３１の一方の出力が「１ライン＋１
画素」分の走査線信号を記憶するラインメモリ４０に入
力され、その出力は係数に５を乗算する乗算回路４１を
経て加算回路２０に人力される。切換回路３１の他方の
出力は第１および第２の遅延回路４２および４３に１順
次入力され、その出力は「１ライン−３画素」分の走査
線信号を記憶するラインメモリ４４に入力される。ライ
ンメモリ４４の出力は第３乃至第６の遅延回路４５乃至
４８を順次繰て「１ライン−３画素」分の走査線信号を
記憶するラインメモリ４９に入力される。さらに、ライ
ンメモリ４９の出力は第７および第８の遅延回路５０お
よび５１に順次入力され、遅延回路５０の出力は遅延回
路４２の出力と加算回路５２で加算されて係数に３を乗
算する乗算回路５３に入力される。また、ラインメモリ
４９の出力と遅延回路５１の出力とは加算回路５４で加
算されて加算回路５５に入力される。加算回路５５には
、加算回路５６で加算された遅延回路４２０入力と遅延
回路４３との加算出力が入力されており、その加算値は
係数に４を乗算する乗算回路５７に入力される。

また、ラインメモリ４４の出力と遅延回路４５の出力、
遅延回路４５の出力と遅延回路４６の出力、遅延回路４
６の出力と遅延回路４７の出力、遅延回路４７の出力と
遅延回路４８の出力とはそれぞれスイッチ回路５８乃至
６１でライン毎に交互に切り換えられて出力され、スイ
ッチ回路５９の出力およびスイッチ回路６０の出力は加
算回路６２で加算されて係数に１を乗算する乗算回路６
３に入力され、スイッチ回路５８の出力およびスイッチ
回路６１の出力は加算回路、６４で力＋＋　’！、７．
されて係数に２を乗算する乗算回路６５に入力される。

各乗算回路の出力は加算回路２０で加算され、出力端子
２４を介して次段の回路に出力される。

この構成において、例えば、ラインメモリ４０に画素Ｐ
　ａａが入力され同時に遅延回路４２に画素Ｐ４Ｓが入
力されると、加算回路２０からは画素Ｐ５．′が次式の
ように演算されて出力される。

ｐ３３’　−に、（Ｐ、□十Ｐ３４） ＋　Ｋｇ（Ｐ　３ｏ　＋　Ｐ　３６） ＋　Ｋ　３（Ｐ　２：ｌ　＋Ｐ　４３）＋に４（Ｐ２１
＋ＰＺＳ＋Ｐ４１＋Ｐ４Ｓ）十Ｋ　ｓ　Ｐ　３：１ 第４図は、第１図の間引き回路によって圧縮された映像
信号を復元するための補間回路である。

この回路は、入力端子７０から人力される走査線信号を
「１ライン−１画素ｊ分記憶するラインメモリ７１、ラ
インメモリ７１の出力を順次１画素分記憶する第１およ
び第２の遅延回路７２および７３、遅延回路７３の出力
を「１ライン−１画素」分配憶するラインメモリ７４を
備え、さらに、ラインメモリ７１の出力と遅延回路７２
の出力とをライン毎に交互に切り換えるスイッチ回路７
５、遅延回路７２の出力と遅延回路７３の出力とを同じ
くライン毎に交互に切り換えるスイッチ回路７６を備え
る。

また、入力端子７０の入力信号とラインメモリ７４の出
力とを加算する加算回路７７、その加算値に係数！！、
３を乗算する乗算回路７８、スイッチ回路７５の出力と
スイッチ回路７６の出力とを加算する加算回路７９、そ
の加算値に係数ｒ２を乗算する乗算回路８０、乗算回路
７８の出力と重環回路８０の出力とを加算する加算回路
８１、遅延回路７２の出力に係数β１を乗算する乗算回
路８２、加算回路８１の出力と乗算回路８２の出力とを
クロックＣＫ毎に交互に切り換えて出力するスイッチ回
路８３とを備え、スイッチ回路８３の出力は出力端子８
４を介して次段の回路に出力される。

第４図の構成において、入力端子７０には、間引き回路
で圧縮された順次走査信号が、第５図（・Ｉ）に示すよ
うに、ラインＬ１　（画素Ｐ　１０’　　＋　Ｐ　ｌ□
′・・・）、Ｌ２（画素Ｐ２Ｉ′ＩＰ２：ｌ　　＋・・
・）、Ｌ３（画素Ｐ　３Ｇ’　　＋　Ｐ　３□　　・・
・）、・・・の順に入力される。いま、ラインＬ３の画
素Ｐ３□′がラインメモリ７１に入力されると、ライン
メモリ７１から画素Ｐ２３’、遅延回路７２から画素Ｐ
２１　、ラインメモリ７４から画素Ｐ、２′がそれぞれ
出力される。

スイッチ回路７５および７６が図示の状態に切り換えら
れていると、加算回路８１からは画素Ｐ　２２が次式の
ように演算されて出力され補間される。

Ｐ２゜−１２（Ｐｚ＋’　＋Ｐｚ３’　）＋ｐ３（ｐ＋
。′十Ｐ３□′） また、この状態でスイッチ回路８３を図示と反対の状態
に切り換えると、画素Ｐａｌが次式のように演算されて
出力される。なお、係数に、、と係数！７との関係は、
ｆｆ、、−２ＸＫ、となるように設定されている。

Ｐｚ＋＝ｐ、１Ｐ２ こうしてスイッチ回路８３をクロ７クＣＫで交互に切り
換えることによって、間引きされた画素データを、第５
図（ｂ）に示すように復元することが出来る。

第６図は、この発明による映像信号の補間回路の他の実
施例を示すブロック図で、第４図と対応する部分には同
一符号を付して説明する。

この回路は、入力端子７０から人力される走査線信号を
順次１画素分記憶する第１および第２の遅延回路９０お
よび９１、遅延回路９１の出力を「ｌラインー３画素」
分配ｔつするラインメモリ９２、ラインメモリ９２の出
力を順次１画素分記↑ａする第３乃至第６の遅延回路９
３乃至９６、遅延回路９６の出力を「１ライン−３画素
」分配憶するラインメモリ９７、ラインメモリ９７の出
力を順次１画素分記憶する第７および第８の遅延回路９
８および９９を備え、ラインメモリ９２の出力と遅延回
路９３の出力、遅延回路９３の出力とｊ１延回路９４の
出力、遅延回路９４の出力と遅延回路９５の出力、遅延
回路９５の出力と遅延回路９６の出力とはそれぞれスイ
ッチ回路１００乃至１０３でライン毎に交互に切り換え
られて出力され、スイッチ回路１０１の出力とスイッチ
回路１０２の出力とは加算回路１０４で加算されて係数
ｐ工を乗算する乗算回路１０５に人力され、スイッチ回
路１００の出力とスイッチ回路１０３の出力とは加算回
路１０６で加算されて係数１２を乗算する乗算回路１０
７に入力される。

また、遅延回路９０の出力と遅延回路９８の出力とは加
算回路１０８で加算されて係数１８を乗算する乗算回路
１０９に入力され、入力端子７０の入力信号と遅延回路
９１の出力とは加算回路１１０で加算されて加算回路Ｉ
ＩＩに入力される。この加算回路１１１　の他方の入力
にはラインメモリ９７の出力と遅延回路９９の出力とが
加算回路１１２で加算されてその加算値が入力され、加
算回路１１１の出力は係数１４を乗算する乗算回路１１
３に入力されている。

これら各乗算回路の出力は加算回路８Ｉで加算されて遅
延回路９４の出力とクロックＣＫ毎に交互に切り換えて
出力するスイッチ回路８３に入力される。スイッチ回路
８３の出力は出力端子８４を介して次段の回路に出力さ
れる。

この構成において、例えば、入力端子７０にラインＬ４
の画素Ｐ３６′が入力されると、加算回路８１からは画
素Ｐ２４が次式のように演算されて出力され補間される
。

Ｐ　２．４＝　ｌ　ｌ（Ｐ　２３’　十Ｐ　ｚｓ’　）
十１２２（Ｐ　２１’　十Ｐ　２．’　）＋βｚ（Ｐ　
＋ａ’　＋　Ｐ　３ａ’　）＋　ｌ　ａ　（Ｐｌ　２’
　”　Ｐ 十Ｐ３□’＋Ｐａ６’） また、この状態でスイッチ回路８３を図示と反対の状態
に切り換えると、画素Ｐ　が出力される。

こうしてスイッチ回路８３を交互に切り換えるこよによ
って、間引きされた画素データを復元することが出来る
。

〔発明の効果〕

この発明によれば、各回路を低速クロックで動作させる
ことができ、また、少ない記！、”、８１のラインメモ
リを用いることができ、画質を維持しつつ簡易な構成の
映像信号の間引き／補間回路を提供することが可能とな
る。

【図面の簡単な説明】

第１図はこの発明による映像信号の間引き回路の一実施
例を示すブロック図、 第２図は第１図の動作を説明するための図、第３図は間
引き回路の他の実施例を示すブロック図、 第４図はこの発明による映像信号の補間回路の一実施例
を示すブロック図、 第５図は第４図の動作を説明するための図、第６図は補
間回路の他の実施例を示すブロック図、 第７図は従来の間引き回路を示すブロック図、第８図は
第７図の動作を説明するための図、第９図は従来の補間
動作を説明するための図である。 ○○○ Ｏ○Ｏ○Ｏ Ｏ○○００ ｆ８↑　↑　↑　↑　↑ 補間回路の動作説明図 第５図 問引き回路の動作説明図 第２図 ０ＱＱＱＱＧ）○０ ＯＱＯＯＯＯＯＯ ＱＯＯＯＱＱＱＱ ＯＯＱＯＱＱＱＯ ｆ５↑　　＋　　摩　　↑　　↑　　十　↑　↑　ＱＱ
Ｑ ＱＱＱ ＯＯＯＯ ＱＱＱ　　Ｏ ＯＯＯＯ ＯＯＯ０ ○　Ｏ○　○ ○　○　Ｏ○ ↑ ↑ Ｌｌ ○ ■ ■ ○ ○○○○○○○○ Ｌ。 Ｏ○０ＯＯＯ○○ 従来の補間処理説明図 第９図 手続補 正 書 （自発） 補正の内容 （特願平２ ＋８５３４ ９号） 平成　２年１１月１５日 特許庁長官　植　オ公　　ｉＪＪ々　　殿１、事件の表
示 平成　２年特許廓第１８５３４９号 ２、発明の名称 映像信号の間引き／補間回路 明細書第２０頁第８行目に される。 とあるを、 と訂正する。 画素Ｐが出力 画素Ｐ２．が出力され ３、補正をする者 事件との関係　　特許出願人

Claims (2)

【特許請求の範囲】
1. （１）映像信号を、ライン毎に１画素おきに分離して２
   相データとして出力する２相分割回路と、上記２相分割
   回路から出力される上記２相データを、ライン毎に交互
   に切り換えて出力する切換回路と、 上記切換回路の出力を、内部にライン毎の切り換えをも
   ってフィルタリングするフィルタ回路とを有し、２次元
   フィルタ処理とオフセット標本化とデータシフトとを同
   時に行うことを特徴とする映像信号の間引き回路。
2. （２）内部にライン毎の切り換えを行う切換回路を有す
   るフィルタ回路を備え、上記フィルタ回路で補間された
   補間データと中心データとを切り換えることにより所定
   の間引かれた映像信号についてデータシフトと零点挿入
   と２次元フィルタ処理とを同時に行うことを特徴とする
   映像信号の補間回路。