JPS6276877A - 二次元内挿デイジタルフイルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の技術分野） 本発明は、画像情報をサブサンプリングして送信された
ディジタル画惨信号を受信側において二次元内挿補間す
る二次元内挿ディジタルフィルタに関する。

〔発明の技術的前照とその問題点３ 画像情報の帯域圧縮の一手法として、画像情報をナイキ
スト周波数以下の周波数で標本化するサブナイキスト・
サンプリングが知られている。サブナイキスト・サンプ
リングでは、本来伝送すべき点の画像情報を間引いて伝
送するため、受信側で間引かれた点の情報を補間する必
要がある。この場合、良好な画質を得るためには、補間
すべき画素の情報は隣接した複数個の点の情報によって
補間するのが望ましい。したか−）で、ラインインター
レースされた画像情報では、内挿補間に際して１フイー
ルド前の画像情報も必要である。

サブサンプリングされた画像情報から中心と−Ｌ下の３
ラインを抽出づるには、ノンインターレースの画像情報
のときは、第４図に示ずＪ：うに、入力端子ｐｉに受入
れられたディジタル画像伏目を直列接続された２つの１
ライン遅延回路１．２で１水平走査（１）−１＞１１１
間ずつ遅延させ、第１出力端子ｐｏ１から入力したその
ままの出力を取出し、第２出力端子ｐｏ２から１１１遅
延した信号を取出し、さらに第３出力端子ｐｏ３から２
１１期間遅延させた信号を取出せば良い。また、ライン
インターレースされた画一情報のときには、第５図に示
すように、１フイールド遅延回路３と１ライン遅延回路
４とを直列接続し、第２出力端子ｐｏ２から入力された
そのままの信号を取出し、第１出力端子ｐｏ１から１フ
イールド遅延した信号を取出し、第Ｊ　ｔｔ’＋力端子
ｐｏ３に１フィールド→−１１−１期間遅延１ノ！こ信
号を取出すように覆れば良い。いずれの場合でも、第１
、第２、第３出力端子の順で連続した水平走査信号を取
出でことができる。イ（お、１フイールド遅延回路３は
、実際には１フイールドよりも１／２ライン分だり遅延
時間が短く、例えば１フレームが１１２５ラインならば
、５６２ライン遅延に設定する。

このようにして抽出された３ライン分の画像情報は、受
信側において、二次元内挿ディジタルフィルタによって
内挿補間される。第６図は、従来の３ライン３タツプ二
次元内挿ディジタルフィルタの例である。

各フィルタの係数は、第７図に示づように上下左右対称
である。送信側から、第８図に示すように、ａ、ｂ、ｃ
、・・・と市松状にザブサンプリングされた信号を受信
して、第１入力端子ｐＨに第ｎ−１ラインを人力し、第
２入力端子ｐ１２に第ｎラインを入力し、第３入力端子
ρｉ３に第ｎ＋１ラインの信号を入力づ−る。そして各
ラインの信号のＸ印の位置に、セレクタ１１．１２によ
ってＯを内挿し、再びＴ周期の信号に戻づ。奇数ライン
と偶数ラインとでその値を反転させる０　／’　ｅ信号
と、２Ｔ周期の矩形波φとはυ１他的論理和回路１３に
入力され、この回路１３の出力によって上記１？レクタ
１１．１２を駆動する。

いま、例として入力端子ｐｔ２．　ｐ＋１　、　ｐ＋３
にそれぞれ第８図におけるｅ、ｇ、　ｂが入力された場
合について考える。２Ｔ周期の前半の期間では、セレク
タ１１は０を選択づ−るので、その出力がＯ１１遅延路
１３の出力がｄ１１遅延路１４の出力が０である。した
がって、係数回路１５の出力はｋｏｏｄ、加算器１６の
出力は０、係数回路１７の出力は０１加算器１８の出力
はに００ｄとなる。

一方、加算器１９の出力はｂ＋ｇであり、２Ｔ周期の前
半ではこれが選択されるので、セレクタ１２の出力もｂ
＋ｇとなる。そして、遅延回路２０の出力はＯ，遅延回
路２１の出力はａ　＋　ｆ’　、係数回路２２の出力は
Ｏとなる。また、加算器２３の出力はａ　＋ｂ　十ｆ　
＋　ｇ、加算器２５の出力はに１１（ａ＋ｂ＋ｆ＋ｏ）
となる。したがって、加算器２６から最終的に得られる
値は、 ｋｌｌ（ａ＋ｂ＋ｆ＋ｃｊ）＋ｋＯＯｄとなる。

同様に、２Ｔ周期の後半の期間では、セレクタ１１にｅ
、ｉｌｌ延回路１３にＯ１１遅延路１４にｄ１セレクタ
１２に０１遅延回路２０にｂ＋ｇ、遅延回路２１にＯが
出力されるので、結局、出ノ〕端子ｐｏにはに１０（ｂ
＋ｇ）＋に０１（ｄ＋ｅ）が出力される。

このような従来のディジタルフィルタにあっては、加算
、乗算を１時間内に行わなくてはならない。特に、高品
位テレビジョン信号のようにサンプリング周期Ｔが短い
場合には、必然的に高速論理素子、例えば、ＥＣＬを用
いなければならない。

ところが、ＥＣＬは発熱が大きいうえ、各々の端子に終
端抵抗をつけなければならないので、高密度実装ができ
ず、しかも消費電力が大きいという問題がある。また、
ＬＳＩ化を図るとしても、０ＭＯ８よりスイッチングス
ピードが速いバイポーラを用いなければならないため、
集積度をあまり高めることができないという問題もあっ
た。

−〇− 〔発明の目的］ 本発明は、許容し得る演算時間の拡大化を図り、もって
高集積化、低消費電力化を図れる二次元内挿ディジタル
フィルタを提供Ｊることを１」的としている。

（発明の概要） 本発明は、二次元画像情報を市松状にリブサンプリング
して得たディジタル画像信号を二次元内挿補間するとと
もにフィルタリングでる二次元内挿ディジタルフィルタ
においで、基本的には、連続する３本の水平走査信号を
抽出し、これら３本の水平走査信号に基づぎ、２つの演
算手段で並列演算を行う。これら２つの演算手段はそれ
ぞれ２Ｔ周期で演算を行なう。そして、１時間毎に交互
にその出力を得ることによって、実質的に演算時間を従
来よりも２倍にしたことを特徴としている。

これら２つの演算手段のうり、第１の演算手段は、補間
すべき点とこの点の斜め上下に位置する訂５つの画点（
以下、「五の１格干魚」と呼ぶ）情報に係数を乗じて加
算器るものであり、第２の演算手段は、補間ずべき点の
上下左右の画点（以下、「ひし形格干魚」と呼ぶ）情報
に係数を乗じて加算するものである。

なお、奇数ラインと偶数ラインとではサンプリング点が
反転しているため、位置合わせのための回路を必要とす
る。本発明では、３本の水平走査信号のうち中心の水平
走査信号が偶数走査線の場合と奇数走査線の場合とで上
記中心の走査線とその上下の走査線とを２画素分だけず
らす第１の可変遅延手段を設（プ、演算が正しく行われ
るように位置合わせを行っている。また、フィルタの遅
延がいつも一定どなるように、第１の演算手段または第
２の演算手段の後に出力タイミングを２王だけ前後させ
る第２の可変遅延手段を設けている。

〔発明の効果〕

本発明によれば、出力信号の１／２のレートで演算がで
きるため、高品位テレビジョン信号のような高速ディジ
タル信号でもＥ　ＣＬなどの高速論理素子を用いなくて
も良く、高密度実装と低消費電力化を図ることができる
。また、ＬＳＩ化においては、０ＭＯ８で構成できるた
め、集積面を高めることができる。

〔発明の実施例〕

以下、本発明の一実施例について説明する。

第１図は、本実施例に係る３ライン３タップ二次元内挿
ディジタルフィルタの構成を示す図である。

すなわち、前述した第４図または第５図の回路を介して
抽出された連続する３本の水平走査信号のうち、１番目
、２番目、３番目の各水平走査信号は第１入力端子ｐｉ
ｌ　、第２入力端子１）ｉ２．第３入力端子ｐｉ３にそ
れぞれ入力される。これら３本の水平走査信号は、第２
図および第３図に示す如＜２Ｔ周期の信号であり、かつ
その位相も偶数ラインと奇数ラインとで揃ったものとな
っている。

これら水平走査信号のうち、１番目と２番目の水平走査
信号は、加算器３１で加算され、第１の演算回路３２と
第２の演算回路３３とに入力されている。また、２番目
の水平走査信号は、第１の可変遅延回路３４を介して、
上記第１および第２の一９＝ 演算回路３２．３３に入力されている。第１の演算回路
３２からの第１の出力は、セレクタ３５の一方の入力端
に与えられ、第２の演算回路３３がらの第２の出力は、
第２の可変遅延回路３６を介してセレクタ３５の他方の
入力端に与えられている。セレクタ３５は、これら２つ
の出力をＴ周期で交互に選択して上記２つの信号を出力
端子ｐｏに出力する。

第１の可変遅延回路３４は、中心ラインの信号を奇数ラ
インと偶数ラインとで丁度２Ｔ時間だＣプ異ならせるた
めのもので、第２入力端子ｐｉ２からの信号と、この信
号を遅延回路４１で２Ｔ時間だｔノ遅延させた信号とを
、偶数ラインと奇数ラインとでその出力を反転させるｏ
／ｅ信号に従ってセレクタ４２で選択するように動作を
する。

第１の演算回路３２は、五の１格干魚に所定の係数を乗
じて加算する回路であり、第１の可変遅延回路３４の出
力を遅延回路４３で２Ｔ時間遅延させ、係数回路４４で
ｋｏＯなる係数を乗じた後、加算器４５の一方の入力に
与えるとともに、加算器３１からの加締出力と、この出
力を遅延回路４６で２丁時間遅延させた信号とを加眸器
４７で加算して、係数回路４８で所定の係数ｋｌｌを乗
じ、遅延回路４９で２丁時間遅延さけ、加算器４５の他
方の入ノ〕に与えることによっτ、加算器４５から五の
１格干魚の中心の画点の補間およびフィルタリング出力
を得るものである。

一方、第２の演算回路３３は、ひし形格子息に所定の係
数を乗じて加算する回路であり、第１の可変遅延回路３
４の出力と、この出力を遅延回路５０で２丁時間遅延さ
せた信号とを加算器５１で加算して、係数回路５２で所
定の係数ｋ（１１を乗じ、加算器５３の一方の入力に与
えるとともに、加算器３１からの加算出力を遅延回路！
：５４で２丁時間遅延させ、係数回路５５でｋｌｏなる
係数を乗じた後、加算器５３の他方の入力に与えること
によって、加算器５３からひし形格子息の中心の画点の
補間およびフィルタリング出力を得るものである。

第２の可変遅延回路３６は、フィルタ全体の遅延時間を
一定にするための回路であり、第２の演算回路３３から
の出力と、この出力を遅延回路５６で２丁時間だけ遅延
させた信号とを、偶数ラインと奇数ラインとでその出力
を反転させるｏ／ｅ信号に従ってセレクタ５７で選択す
るように動作をする。

セレクタ３５は、第１の演算回路３２がらの出力と、第
２の可変遅延回路３６からの出力とをＴ周期で交互に選
択するが、偶数ラインと奇数ラインとでは、１ノンプリ
ング点が丁度反転する。したがって、２１周期の信号φ
と、石／ｅ信号とを排他的論理和回路５８に与えて、上
記信号φを偶数ラインと奇数ラインとで反転させるよう
にし、この信号をセレクタ３５に切換信号として与えて
いる。

このような構成のディジタルフィルタにおいて、いま、
第２図に示すように２番目の水平走査信号が奇数ライン
である場合には次のように動作をする。

ｏ／ｅ信号は″Ｌ　Ｉ＋レベルとなり、セレクタ４２．
５７は、上側の入力が選択される。入力端子ｐｉｌ　、
　ｐｉ２　、　ｐｉ３に、現在、ｄ、ｈ、ｌがそれぞれ
入力されているとすると、セレクタ４２の出力はｈ１加
算器３１の出力はｄ十りである。したがって、遅延回路
４３の出力がｏ１係数回路４４の出力が＋＜ｏｏｇ、遅
延回路４６の出力がｃ　ｉ−ｋ、加算器４７の出力がｃ
＋ｄ＋に＋１、係数回路４８の出力がｋｌｌ（ｃ＋ｄ十
に＋　１　）となる。よって、第１の演算回路からは、
Ｇの時点でｋｏＯｇ十ｋｌｌ（ｂ十ｃ＋ｊ＋ｋ）なる出
力が出力される。

一方、遅延回路５０の出力が０１加算器５１の出力がｇ
十ｈ、係数回路５２の出力か に０１（０＋ｈ）、遅延回路５／Ｉの出力がｃ十ｋ、係
数回路５５の出力がｋｉｎ（Ｃ＋ｋ）であるから、第２
の演算回路３３出力は、ｋｏｌ（０＋ｈ）十に１０（ｃ
十ｋ）となる。

第２の演算回路３３の出力は、ｉ＃Ｉ２の可変遅延回路
３６によって２丁だけ遅延されるから、セレクタ５７か
らはＦの時点でｋｏｌ（ｆ＋ｏ）十に１０（ｂ＋ｊ）な
る出力が出力される。

セレクタ３５は、第２の遅延回路３６の出力、第１の演
算回路３２の出力の順に選択１−る。この結果、出力端
子ｐｏには、ひし形格子息。、ｆ、ｂ。

、ｊを用いてその中心のＸ印を補間した情報がＦの時点
で出力され、五の１格干魚０．ｃ、に、ｂ。

、ｊを用いてその中心ｇを補間した情報がＧの時点で出
力される。すなわち、フィルタの遅延は丁度３Ｔ、！ｌ
：なる。

一方、第３図に示すように、２番目の水平走査信号が偶
数ラインである場合には、　δ／ｅ信号は″Ｈ１１とな
り、セレクタ４２．５７は、下側を選択する。そして、
入力端子ｐｈｉ　、　ｐｏ２　、　ｐｏ３にｄ、ｈ、ｌ
がそれぞれ入力された場合を考えると、上記と同様に第
１の演算回路３２からはＧの時点でｋｏｏｆ十ｋ１１（
ｃ＋に＋ｂ＋ｊ　）が出力され、セレクタ５７からは、
Ｈの時点でに０１（ｏ＋ｆ）十に１０（ｃ十ｋ）が出力
される。セレクタ３５は、第１の演算回路３２の出力、
第２の可変遅延回路３６の出力の順に出力する。この結
果、出力端子ｐＯには、五の１格干魚ｆ、ｃ、に、ｂ、
ｊを用いてｆの点を内挿補間した信号をＧの時点に出力
し、＝１４− ひし形格干魚ｇ、ｆ、ｃ、ｋを用いてイの中心のＸ印を
内挿補間した信号をＨの時点に出力するので、この場合
にもフィルタの遅延は３１−となる。

このように、本実施例によれば、加締、除算が従来の１
７′２のスピードで良く、フィルタ遅延も一定で正しく
内挿補間された出力を得ることができる。

なお、本発明はその要旨を逸脱しない範囲で種々変形可
能である。

たとえば、第１の可変遅延回路３４を加算器３１の後に
、第２の可変遅延回路３６を第１の演算回路３２の後ろ
に介装づるようにしても良い。

【図面の簡単な説明】

第１図は本発明の一実施例に係る二次元内挿ディジタル
フィルタの構成を示１ブロック図、第２図および第３図
は同ディジタルフィルタの動作を′−１−ノ 説明するためのタイミング図、第４図およびＬ什Ｉ“５
図は連続する３本の水平走査信号を抽出する回路を示す
ブロック図、第６図は従来の二次元内挿ディジタルフィ
ルタを示すブロック図、第７図は二次元内挿フィルタの
係数と画点との関係を示す図、第８図はザブサンプリン
グされた画点情報を示１図である。 １１．１２．３５，４２．５７・・・セレクタ、３２・
・・第１の演算回路、３３・・・第２の演算回路、３４
・・・第１の可変遅延回路、３６・・・第２の可変遅延
回路。 出願人代理人　弁理士　鈴江武彦 ｋｎ　　ｋ＋ｎ　　ｋｌｌ １ｊｊ　　　　　コ　　ｖ　　　　ｈ　　　Ｙ　　　ｒ
−−−−−ｋｏ＋　　ｋｏｏ　　ｋｏ＋ ｋｎ　　ｋ＋ｏ　　ｋｎ 第７図 ＩＩ−Ｉ　　　　　ＣＬ　　　　Ａ　　　　ＬＩ　　　
　ＡＬ−−−−−ｎ　　　Ｘ　　ｄ　　Ｘ　　ｅ　　Ｘ
−−−−−ｎ＋１　　ｆ　　　ｘ　　　ｇ　　ｘ　　　
ｈ−−−−−第８図

Claims (1)

【特許請求の範囲】
1. 二次元画像情報を市松状にサブサンプリングして得たデ
   ィジタル画像信号を二次元内挿補間するとともにフィル
   タリングする二次元内挿ディジタルフィルタにおいて、
   前記ディジタル画像信号のうち連続する３本の水平走査
   信号を抽出する手段と、これら３本の水平走査信号のう
   ち中心の水平走査信号が偶数走査線の場合と奇数走査線
   の場合とで上記中心の水平走査線とその上下の水平走査
   線とを２画素分だけずらすための第１の可変遅延手段と
   、前記３本の水平走査信号の各画素信号から補間すべき
   点とこの点の斜め上下に存在する点を抽出しそれぞれに
   係数を乗じ加算して第１の出力を得る第１の演算手段と
   、前記３本の水平走査信号の各画素信号から補間すべき
   点の上下左右に存在する点を抽出しそれぞれに係数を乗
   じ加算して第２の出力を得る第２の演算手段と、前記第
   １の出力と第２の出力の遅延量を一定にするための第２
   の可変遅延手段と、前記第１の出力と第２の出力とを交
   互に出力するとともに一水平走査線毎に上記２つの出力
   の出力順序を反転させる切替え手段とを具備したことを
   特徴とする二次元内挿ディジタルフィルタ。