JPH0477819A - 乗算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、プログラマブルコントローラ等の演算用に用
いられる乗算器に関するものである。

［従来の技術］ 従来のプログラマブルコントローラ等では第３図に示す
乗算器が演算用に用いられている。こび）乗算器では乗
数と被乗数とを夫々１６ビツ１−ずつに分割し、１．６
　Ｘ　１６ビツトの乗算を４回行って３２ビツトの乗数
と３２ビツトの被乗数との乗算を行うもので、具体的に
は乗数と被乗数とを夫々３２ビツトラツチ１５１．１５
２にラッチしておき、このラッチ１５１．１５□からセ
レクタ１６１．１６□で乗数及び被乗数の上位あるいは
下位の１６ビツトを選択し、夫々選択した］６ビツトす
−）の乗数と被乗数との乗算を１６　Ｘ　１６ビントの
並列乗算器１７で４回繰り返して行って、その結果を３
２ビツトラツチ１８にラッチし、このラッチ］８にラッ
チされた各回の乗算結果をシフタ１９により桁自わぜを
行い、桁自わせ後の各回の乗算結果を６４ヒツトの加算
器２０及び６４ビツトラツチ２１を用いて加算して、３
２Ｘ３２ビツトの乗算結果を得るようにしである。なお
、」１記セレクタ１６１、　ｔ　６２及びシフタ１９は
２ビツトカウンタ２２の切換信号に応じて動作する。

［発明が解決しようとする課題１ しかしながら、上述の従来の乗算器の構成であると、６
４ヒツｌ〜の加算器２ｏを構成するために全加算器が６
４個必要であり、ケート１規模が大きくなるという問題
があった。

本発明は上述の点に鑑みて為されたものであり、その目
的とするところは、比較的に小さなゲート規模で構成で
きる乗算器を提供することにある。

１課題を解決するための手段コ 上記目的を達成するために、本発明は乗数を下位ビット
から所定ビット毎に分割し、分割された乗数の下位の所
定ビットがら被乗数と順次乗算する直並列乗算手段と、
この直並列乗算手段による分割された乗数の所定ビット
と被乗数との乗算結果を前回の分割された乗数の所定ビ
ットと被乗数との乗算結果に逐次加算していく加算手段
と、この加算手段による加算結果で確定する下位の所定
ビットを順次記憶していく第１の記憶手段と、上記確定
した所定ビットを除く乗算結果の残りの不確定な複数ビ
ットを順次記憶し上記加算手段に前回の乗算結果として
逐次与える第２の記憶手段とを備えている。

なお、乗数及び被乗数を記憶するラッチの制御を同一ク
ロックで行えるようにする場なには、乗数の上記所定ヒ
ツトと被乗数の各ビットとを乗算するために設けられ被
乗数を下位ピッ１〜がら順次シフｌ−Ｌ、なから−時記
憶する上記直並列乗算手段の被乗数のシフト用の複数個
のう・ソチの個数を少なくとも乗数の分割ビット数の２
倍設ければ良い。

［作用］ 本発明は、上述のように直並列乗算手段で乗数を下位ピ
ッ１へから所定ビット毎に分割し、分割ビット数の乗数
と被乗数との乗算を上記乗数の分割数繰り返して行い、
且−）直並列乗算手段による分割された乗数の所定ビッ
トと被乗数との乗算結果を前回の分割された乗数の所定
ピッＩ・と被乗数との乗算結果に加算器で逐次加算して
、乗数と被乗数との加算を行うことにより、全加算器の
個数を分割ビット数に１を加えた個数にすることがてき
るようにして、比較的に小さなゲート規模で乗算器を構
成できるようにしたものである。

また、乗数の上記所定ビットと被乗数の各ビットとを乗
算するために設けられ被乗数を下位ビットから順次シフ
トしながら一時記憶する上記直並列乗算手段の被乗数の
シフト用の複数個のラッチの個数を少なくとも乗数の分
割ビット数の２倍設けると、乗数の所定ビットと被乗数
との乗算と、乗数の次の所定ビットと被乗数との乗算と
の間に、乗数の所定ビットをクロックに従ってシフトさ
せる期間を設けることができ、乗数及び被乗数を記憶す
るラッチの制御を同一クロックで行えるようにもてきる
。

［実施例］−１ 第１図に本発明の一実施例を示す。本実施例の乗算器は
、乗数Ｘを下位から４ピツ１〜ずつに分け、この４ピツ
Ｉ・ずつに分割された乗数Ｘを下位のものから順次被乗
数Ｙと乗算して、計８回の直並列乗算を行い、この乗算
結果を桁合わせを行いながら加算して、３２ビット×３
２ビットの乗算を結果を得るものである。この乗算器て
は、３２ビツトの乗数Ｘを記憶するラッチ１と、被乗数
Ｙを記憶するラッチ２と、ラッチ２に記憶された被乗数
Ｙの下位１ビツトをタロツクに従って順次右シストしな
がらラッチしていく４個のラッチ３゜−３３と、ラッチ
１から夫々出力される乗数Ｘの下位４ビツトＸ０〜Ｘ３
の夫々と上記ラッチ３゜〜３３に記憶した被乗数Ｙの１
ビツトとのアンドをとるアンドゲート４゜〜４３と、ア
ンドケート４゜〜４３の出力に夫々接続され乗数Ｘの分
割ビットの桁に応じたクロック数だけアンドゲート４゜
〜４３の出力を遅延させるラッチ５゜・５．と、乗数Ｘ
の分割ビットの桁毎に設けられ乗数Ｘと被乗数Ｙとの１
ビツトずつの加算を行う全加算器６０．−６３と、全加
算器６゜〜６１Ｉの加算結果を１タロツクだけ保持する
ラッチ７ｏ〜・７３とを備え、これら各ゲー１〜により
直並列乗算手段を構成しである。さらに、この乗算器で
は」１記直並列乗算手段の乗算結果を桁合わせを行って
加算して３２Ｘ３２ビツトの乗算結果を得るために、上
記直並列乗算手段による分割された乗数Ｘの４ビットと
被乗数Ｙとの乗算結果を前回の分割された乗数Ｘの４ビ
ツトと被乗数Ｙとの乗算結果に逐次加算していく加算手
段としての全加算器８と、この全加算器８による加算結
果で確定する下位の所定ピッｌ−（乗数Ｘの分割ヒツト
数が４ピツＩ・であるので、４ビツト）を順次記憶して
いく第１ぴ）記憶手段としての６４個のラッチ９゜〜９
６３と、」１記確定した所定ビットく４ビツト）を除く
乗算結果び）残りの不確定な複数ビットく直並列乗算手
段による乗数Ｘの４ビット×被乗数Ｙの３２ビツトの乗
算結果は３６ビツトとなるので、不確定なヒラ１〜数は
３２ビツトとなる）を順次記憶し、」１記全加算器８に
前回の乗算結果として逐次与える第２ｙ＋記憶手段とし
てのセレクタ１０及び３２個のラッチ］−１゜〜１］３
１とを備えている。なお、この乗算器においては最終的
な３２ビツト×３２ビツト（６４ビツト）の乗算結果か
ラッチ９゜〜９６゜から得られる。

以下、本実施例の乗算器の動作を説明する。

まず、タロツクＴＬｌが入力されると、ラッチ２に記憶
された被乗数Ｙの最下位ビットデータＹ０をラッチ３１
．が−時記憶し、次にクロックＴ１が入力されると、ラ
ッチ３゜に保持していたビットデータＹ。がラッチ３．
にシフトされ、ラッチ３゜が新たに被乗数Ｙの次のとッ
トデータＹ１を一時記憶するというようにラッチ３．〜
３．はタロツク］゛１１に従って順次布シストを行いな
がら被乗数Ｙのビットデータを記憶していく。この様子
を下記の表ここで、クロックＴ、が入力された時点では
、アントゲ−１−４、による上記Ｙ。と乗数Ｘの最下位
ビットデータＸ０とのアンド出力、つまりは乗数Ｘと被
乗数Ｙとの最下位ビットの乗算結果（Ｘ、Ｙｏ）がラッ
チ５゜に入力される。

次に、タロツクＴ２が入力された時点て、ラッチ５゜に
保持していた乗算結果（ｘｏｙ、、）が全加算器６゜に
入力され、全加算結果がラッチ７゜に記憶される。但し
、この全加算器６゜は最下位桁であり、桁上げ入力がな
いので、ラッチ７゜にはアンドゲート４゜の出力（Ｘ　
ｏ　Ｙ　ｏ　＞がそのまま記憶されることになる。この
とき、アンドゲート４゜による乗算結果（Ｘ　ＯＹ　ｌ
）がラッチ５．に入力され、アンドゲート４１による乗
算結果（ｘ＋ｙｏ＞がラッチ５１に入力される。

クロックＴ３が入力されると、全加算器６、で上記ラッ
チ７゜に保持された加算結果（Ｘ　ｏ　Ｙ　ａ　＞とラ
ッチ５２に保持された乗算結果との加算が行われる。但
し、このタロツクＴ３か入力された時点ではラッチ５１
からラッチ５２にアンドゲート４．の乗算結果（ＸＩＹ
ｏ）がシフｌ〜されるだけで、ラッチ５２からは全加算
器６Ｉに乗算結果が入力されないので、全加算器６Ｉの
加算結果はＸ。Ｙ、となり、この加算結果（ｘ　ＯＹ　
ｏ）はラッチ７、で保持される。

二のとき、全加算器６゜には新たにアンドゲート４゜の
乗算結果（ＸｏＹｌ）がラッチ５゜から入力され、全加
算器６゜の加算結果としてラッチ７のにＸ。Ｙが保持さ
れる。これと同時にラッチ５゜にアンドゲート４　ｏの
新たな乗算結果（Ｘ　ｏ　Ｙ　２　）が入力され、ラッ
チ５．に保持していた乗算結果（ＸＩＹｏ）がラッチ５
２にシフトされると共に、アンドゲート４の新たな乗算
結果（ｘ＋ｙ＋）がラッチ５．に入力され、ラッチ５．
にアンドゲート４２の乗算結果（Ｘ２’１’０）が入力
される。

クロックＴ、が入力されると、全加算器６□で上記ラッ
チ７、に保持された加算結果（ｘｏｙ、）とラッチ５５
に保持された乗算結果との加算が行われる。但し、この
クロックＴ、が入力された時点ではラッチ５．に記憶し
た乗算結果（Ｘ２ＹＯ）がラッチ５．にシストされる状
態にあり、ラッチ５５からは全加算器６２に乗算結果が
入力されないので、全加算器６２の加算結果はＸ。Ｙｏ
となり、この加算結果〈ＸｏＹＬｌ〉はラッチ７□て保
持される。このとき、全加算器６１では上記ラッチ７　
（＋に保持された加算結果（Ｘ　ｏＹ　＋　）とラッチ
５２に保持された乗算結果（Ｘ　ＩＹ　ｏ）との加算が
行われ、その加算結果（ＸＩＹＯ＋ＸｏＹ、）がラッチ
７、で保持される。さらに、全加算器６゜には新たにア
ンドゲート４゜の乗算結果（Ｘ。Ｙ、）がラッチ５゜か
ら入力され、全加算器６゜の加算結果としてラッチ７゜
にＸ。Ｙ２が保持される。これと同時に、ラッチ５゜に
乗算結果（ＸｏＹ］＞、ラッチ５１に乗算結果（ＸＩＹ
２）が入力され、ラッチ５２に乗算結果くＸ１Ｙ１）が
シストされ、ラッチ５３に乗算結果（Ｘ２Ｙｌ）が入力
され、ラッチ５．に乗算結果（ｘ２ＹＯ）がシストされ
、さらにラッチ５６にアンドゲート４３による乗算結果
（Ｘ：１ＹＯ）が入力される。

クロックＴ、か入力された時点ては、全加算器６、の加
算結果が」二連の場斤と同様にしてＸ。Ｙ。

となり、この加算結果（ｘｏＹｏ）がラッチ７３に保持
される。また、全加算器６．ではラッチ７、に保持され
た加算結果（ｘ　＋　ｙ　ｏ　＋　ｘ　ＯＹ　Ｉ　＞と
ラッチ５５との加算を行う。この場合にもラッチ５．に
は乗算結果がシストされていないので、全加算器６□の
加算結果はＸ、　＋　Ｙ　ｏ　＋　Ｘ　ｏ　Ｙ　１とな
り、この加算結果がラッチ７、で保持される。全加算器
６．ではラッチ７゜に保持された加算結果くχ。Ｙ２）
とラッチ５２に保持された乗算結果（ＸＩＹＩ＞との加
算が行ｊわれ、この加算結果（ｘ　＋　ｙ　＋　＋　ｘ
　ＯＹ　２　）がラッチ７で保持される。この時点にお
ける全加算器６゜の加算結果はＸ。Ｙ３となり、この加
算結果がラッチ７ｏに入力される。さらに、これと同時
に、ラッチ５０．５＋、５３．５Ｇに夫々Ｘ、Ｙ、、Ｘ
、Ｙ、、Ｘ２Ｙ２、ｘ３ｙ、が入力され、ラッチ５２．
５−．５５．５７にＸ、　Ｉ　￥３、Ｘ　２　Ｙ　１．
　Ｘ　２　Ｙ　ｏ　、　Ｘ　３Ｙ　＋がシストされる。

タロツクＴ６が入力されると、全加算器６３〜６゜の夫
々の加算結果か、Ｘ、Ｙｏ−１−Ｘ、Ｙ、、Ｘ　２　Ｙ
　ｏ　十ＸＩＹ１＋ＸｏＹ２、Ｘ、Ｙ２＋ＸＯＹ、、Ｘ
　ｏ　Ｙ　４となり、以下同様にして乗数Ｘの下位４ビ
ツトど被乗数Ｙとの直並列乗算が行われ、表２に示す演
算結果が得られる。そして、上述の直並列乗算が終了し
た時点で、乗数Ｘの４ピツ１へをシフｌ−した後に、次
の４ビツト・と被乗数Ｙとの直並列乗算を同様に行うと
いうようにして、乗数Ｘの上位４ビツトまで計８回の被
乗数Ｙとの直並列乗算を繰り返す。

−／ｌ− 上述のようにして乗数Ｘの４ビツトと被乗数Ｙとの直並
列乗算を行った桁毎の結果であるラッチ７３に保持され
た加算結果は全加算器８に逐次入力°される。今、乗数
Ｘの下位４ピツ１へと被乗数Ｙとの直並列乗算を行って
いるとすると、この場合には最初の直並列乗算であるの
て、ラッチ１］−ｏ〜１１３、には何らのデータも記憶
されていない。従って、全加算器８の結果はそのままラ
ッチ７３に保持された直並列乗算結果となる。

ところで、本実施例の場合の乗数Ｘの４ビツト。

と被乗数）ｌとの直並列乗算は、表３中に平行四辺例え
ば乗数Ｘの下位４ビツトと被乗数Ｙとの直並列乗算を行
った結果の下位４ビツトのデータＰ。・・Ｐ、は、その
上の乗数Ｘの４ビツトと被乗数Ｙとの直並列乗算の結果
を待たずに確定することになる。よって、本実施例の場
合には、その確定ヒツトデータとしての下位４ビツトデ
ータＰ。〜Ｐ３をラッチ９゜〜９６３に記憶する。そし
て、セレクタ１０で残りのビットデータを選択してラッ
チ１１゜〜１１３１に記憶する。、二こて°、４ヒツト
×３２ビツトの乗算を行った場合の乗算結果は３６ビツ
トとなるので、上記４ピツＩ・の確定ビットを除くと、
３２ビツトのデータがラッチ１．１ｏ〜１１３．に逐次
記憶されることになる。

その後、乗数Ｘの次の４ビツトと被乗数Ｙとの直並列乗
算を行った場合、全加算器８ではラッチ７３に保持され
たデータを逐次ラッチ１１ｏ〜１１゜に記憶したデータ
と加算していく。この際にも、下位４ビットデータＰ、
〜Ｐ７は乗数Ｘのさらに上位の４ピツｌ〜と被乗数Ｙと
の直並列乗算を待たずに確定するので、このデータＰ、
・Ｆ”７をラッチ９゜〜９６３に記憶し、残りのデータ
をセレクタ１０を介してラッチｌｌｏ〜１１３．に記憶
していく。このようにして演算を繰り返して行えば、乗
数Ｘの上位４ビツトと被乗数Ｙの直並列乗算により最後
の３６ビツトデータＰ２１１〜Ｆ’６３が確定して、ラ
ッチ９ｏ〜９６３に記憶されたデータが乗数Ｘの３２ビ
ット×被乗数Ｙの３２ビツトの乗算結果となる。本実施
例の乗算器のように構成すれば、全加算器を５個にする
ことができ、比較的に小さいゲート規模て乗算器を構成
することができる。

［実施例２］ 第２図に本発明の他の実施例を示す。本実族□例では第
１の実施例のラッチ３゜〜３３の後段に４個のラッチ３
．〜３７を付加したもので、その他の構成は第１の実施
例と全・く同しものである。

上述の第１の実施例の場合、乗数Ｘの４ビツトと被乗数
Ｙの直並列乗算の演算終了時点で、ラッチ１の乗数Ｘを
４ビツトシフトさせた後に乗数Ｘの次の４ビツトと被乗
数Ｙとの演算を行わなればならず、このためラッチ１．
２のクロックタイミングを異ならせなけれはならず、ラ
ッチ１．２の制御が複雑になる。そこで、この点を改良
するために、本実施例では上述のようにラッチ３゜へ３
３の後段に４個のラッチ３．〜３７を付加した。このよ
うにすれば、乗数Ｘの次の４ピツ■・と被乗数Ｙとの直
並列乗算を行う前に、５クロツク分く表４のＴ３５〜Ｔ
３９参照）たけラッチ３３、−３３をデータが０の状態
にすることができ、この間の４クロツクを乗数χのビッ
トのシフト用のタロツクとして用いれば、ラッチ１，２
のタロツクを変えずに済む［発明の効果］ 本発明は上述のように、乗数を下位ビットから所定ビッ
ト毎に分割し、分割された乗数の下位の所定ビットから
被乗数と順次乗算する直並列乗算手段と、この直並列乗
算手段による分割された乗数の所定ビットと被乗数との
乗算結果を前回の分割された乗数の所定ビットと被乗数
との乗算結果に逐次加算していく加算手段と、この加算
手段による加算結果て確定する下位の所定ビットを順次
記憶していく第１の記憶手段と、上記確定した所定ビッ
トを除く乗算結果の残りの不確定な複数ビットを抽出し
て順次記憶し上記加算手段に前回の乗算結果として逐次
与える第２の記憶手段とを備えているので、全加算器の
個数を分割ビット数に１を加えた個数に削減することが
でき、比較的に小さなゲート規模で乗算器を構成できる
。

また、乗数の上記所定ビットと被乗数の各ビットとを乗
算するために設けられ被乗数を下位ビットから順次シフ
トシながら一時記憶する上記直並列乗算手段の被乗数の
シフト用の複数個のラッチの個数を少なくとも乗数の分
割ビット数の２倍設けると、乗数の所定ピッｌ−と被乗
数との乗算と、乗数の次の所定ビットと被乗数との乗算
との間に、乗数の所定ビットをクロックに従ってシフト
させる期間を設けることができ、乗数及び被乗数を記憶
するラッチの制御を同一クロックで行える。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図５第２図は他の実施
例の構成図、第３図は従来例の構成図である。 Ｘけ乗数、Ｙは被乗数、１．２．３１〜３ｙ、５ｏ〜５
５，７ｏ〜７３．９０〜９＋１３．１．１０〜］−１，
、はラッチ、４゜〜４３はアンドゲート、６ｏ〜６１，
８は全加算器、］０はセレクタ、３ｏ〜３７はラッチで
ある。 代理人　弁理士　石　１）長　七

Claims (2)

【特許請求の範囲】
1. （１）乗数を下位ビットから所定ビット毎に分割し、分
   割された乗数の下位の所定ビットから被乗数と順次乗算
   する直並列乗算手段と、この直並列乗算手段による分割
   された乗数の所定ビットと被乗数との乗算結果を前回の
   分割された乗数の所定ビットと被乗数との乗算結果に逐
   次加算していく加算手段と、この加算手段による加算結
   果で確定する下位の所定ビットを順次記憶していく第１
   の記憶手段と、上記確定した所定ビットを除く乗算結果
   の残りの不確定な複数ビットを抽出して順次記憶し上記
   加算手段に前回の乗算結果として逐次与える第２つ記憶
   手段とを備えて成る乗算器。
2. （２）乗数の上記所定ビットと被乗数の各ビットとを乗
   算するために設けられ被乗数を下位ビットから順次シフ
   トしながら一時記憶する上記直並列乗算手段の被乗数の
   シフト用の複数個のラッチの個数を少なくとも乗数の分
   割ビット数の２倍設けて成ることを特徴とする請求項１
   記載の乗算器。