JPH0478024B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、表面に隣接する第１導電型の第１領
域と、同じく表面に隣接し前記の第１導電型とは
逆の第２導電型とした第２領域との間に平坦な
pn接合を有する半導体本体を見える半導体装置
であつて、第２領域を第１領域よりも低いドーピ
ング濃度とし、半導体装置は更に、前記の表面上
の電気絶縁層と、この電気絶縁層上の幅狭細条状
導電層とを具え、この幅狭細条状導電層を第１お
よび第２縁部により画成するとともに前記のpn
接合の上方に位置させ且つ第２領域の上方に延在
させ、前記の第１縁部を前記のpn接合と前記の
表面との交線にほぼ一致させ、前記の導電層の電
位を前記の第１領域の電位にほぼ等しくするよう
にした半導体装置に関するものである。

上述した構造の半導体装置は、しばしばプレー
ナモノリシツク集積回路に用いられている。これ
らの半導体装置に例えば、平坦なpn接合を形成
する際に、例えばフイールドプレート或いはゲー
ト電極とすることのできる前記の導電層ばかりで
はなく、他の目的に用いる細条状導体をもマスク
として用いることにより形成される。既知の例は
いわゆるDMOS型の絶縁ゲート電界効果トラン
ジスタであり、このトランジスタは、チヤネル領
域の導電型とは逆の導電型で少量のドーピングが
行なわれたドリフト領域の上方にフイールドプレ
ートとして延在するゲート電極を有している。こ
のような電界効果トランジスタの構成は例えば米
国特許第3926694号明細書に記載されている。こ
れらトランジスタは、ソース領域とチヤネル領域
とを少なくとも部分的に同じ窓を経て拡散させる
ことにより自己整合法で製造される。この場合、
ゲート電極の一部はこれが拡散温度に耐えうる限
りマスクとして用いることができ、例えば多結晶
珪素を以つて構成しうる。

導電層をマスクとして用いる自己整合法で製造
したこのような半導体構造では、平坦な（プレー
ナ）pn接合と表面との交線が導電層の縁部とほ
ぼ一致する。この縁部とpn接合の上記の交線と
の間の距離は実際に、導電層の下方で生じる（わ
ずかな）横方向拡散によつて決まる。多くの場合
にそうであるように平坦なpn接合が比較的大き
な降服電圧を有するようにするのが好ましい場合
には、降服のおそれを無くす為に、導電層を、わ
ずかにドーピングされた第２領域の上方で過度に
大きな距離に亘つて延在させてはならない。すな
わち導電層が過度に大きな幅を有しないようにす
る必要がある。その理由は、導電層が過度に大き
な幅を有する場合には、わずかにドーピングされ
た第２領域の上方に位置する導電層の第２縁部で
この導電層と第２領域との間に大きな電圧が生
じ、この区域で、半導体表面における電界強度
が、絶縁層を経て或いは絶縁層の下側に位置する
半導体材料中に降服（ブレークダウン）が生じる
おそれがある程度に大きくなる為である。

比較的大きな電圧差がわずかな横方向距離に亘
つて生じる構造では、上述した理由で許容される
導電層の最大幅はしばしば、導電層上に良好な接
点を形成するにはあまりにも小さくなる。良好な
接点を形成するこの目的で導電層に局部的な幅広
部分を設けると、通常同じ理由で降服が生じるお
それを伴なう。

本発明の目的は、特に降服を伴なうおそれが生
じることなく、接点形成の目的に適するように導
電層を局部的に幅広化することにある。

本発明は、pn接合の形状と導電層の形状とを
互いに有効に適合することにより本発明の目的が
達成されるという認識を基に成したものである。

本発明は、表面に隣接する第１導電型の第１領
域と、同じく表面に隣接し前記の第１導電型とは
逆の第２導電型とした第２領域との間に平坦な
pn接合を有する半導体本体を具える半導体装置
であつて、第２領域を第１領域よりも低いドーピ
ング濃度とし、半導体装置は更に、前記の表面上
の電気絶縁層と、この電気絶縁層上の幅狭細条状
導電層とを具え、この幅狭細条状導電層を第１お
よび第２縁部により画成するとともに前記のpn
接合の上方に位置させ且つ第２領域の上方に延在
させ、前記の第１縁部を前記のpn接合と前記の
表面との交線にほぼ一致させ、前記の導電層の電
位を前記の第１領域の電位にほぼ等しくするよう
にした半導体装置において、前記の導電層に接点
形成の目的の幅広部分を局部的に設け、この導電
層の第１縁部をこの幅広部分においても前記の交
線とほぼ一致させ、この幅広部分は少くとも前記
の第１縁部を前記の第１領域の方向に突出させる
ことにより形成したことを特徴とする。

本発明によれば、幅広部分の区域におけるpn
接合が、逆方向の作動の場合に空乏領域が上記の
区域においてわずかにドーピングされた第２領域
内に集中する方法で延在するような形状を有する
という事実の為に、幅広部分の区域における逆電
圧が空乏領域の比較的幅広な部分によつて吸収さ
れる。従つて、幅広部分の区域における表面の電
界強度も比例して減少し、従つて前述した降服が
生じるおそれが減少する。

殆んどの場合、幅広部分の外部の導電層の縁部
は実際に互いに平行である。更に一般には、幅広
部分の区域において第１縁部のみの延在方向を変
化させ、第２縁部の延在方向は変化させない。し
かし場合によつては、第２縁部が幅広部分の区域
において凹部を形成するように、すなわち第１縁
部と同一方向に（しかし第１縁部よりもわずか
に）変化するようにすることができる。

導電層は金属層とすることができ、或いはドー
ピングした半導体層、例えば珪素層とすることも
できる。

本発明は一般に種々の半導体構造に用いること
ができるも、DMOS構造に用いるのが特に好ま
しい。この場合、第１領域を以つてDMOSトラ
ンジスタのチヤネル領域を構成し、第２領域を以
つてDMOSトランジスタのドリフト領域を構成
し、導電層を以つて、チヤネル領域およびこれと
短絡したソース領域とほぼ同じ電位を有するフイ
ールドプレートを構成する。このフイールドプレ
ートはDMOSTのゲート電極に接続するか或いは
このゲート電極と一体にすることができる。

空乏領域を所定通りに幅広化する為には、細条
状導電層の長手方向で測つた前記の幅広部分の寸
法を、第２領域において前記の幅広部分の両端か
ら互いの方向に延在する空乏領域の部分が、降服
がまだ生じないような前記のpn接合にまたがる
逆電圧で融合する程度に小さくするのが好まし
い。

図面につき本発明を説明する。

図面は線図的なものであり、各部の寸法は実際
のものに正比例するものではない。特に厚さ方向
を誇張して示した。

平面図においては接点窓に対角線を付し、金属
層に斜線を付した。

第１図は、本発明のよる半導体装置、いわゆる
DMOS型の絶縁ゲート電界効果トランジスタを
示す平面図、第２および３図はそれぞれ第１図の
−線および−線上を断面とし矢の方向に
見た断面図である。この半導体装置は半導体本体
１を有し、この半導体本体は本例の場合珪素とす
るも、他の半導体材料をも用いることができる。
この半導体本体内には、表面３に燐接する第１導
電型、本例の場合ｐ導電型の第１領域４と、同じ
く表面３に燐接し、第１導電型とは反対の導電型
である第２導電型、本例の場合ｎ導電型とした第
２領域５との間に平坦なpn接合２を形成する。
第２領域５のドーピング濃度は第１領域４よりも
低くする。第１領域４はDMOSトランジスタの
チヤネル領域を構成し、第２領域５はDMOSト
ランジスタのドリフト領域を構成する。

更に、表面３上に本例の場合酸化珪素より成る
電気絶縁層６を設け、この絶縁層上には、第１縁
部７および第２縁部８により画成された幅狭細条
状導電層９をpn接合２の上方に位置するように
配置する。この導電層９はDMOSトランジスタ
のゲート電極を構成し、フイールドプレートとし
ても作用する。本例では、導電層９を多結晶珪素
を以つて構成する。しかし、この導電層は金属、
その他の金属性の導電材料を以つて構成すること
もできる。導電層９の第１縁部７はpn接合２と
表面３との交線にほぼ一致する。作動状態での導
電層９の電位は第１領域４の電位にほぼ等しく、
pn接合２の作動状態中に印加すべき逆電圧に比
べて小さなゲート電圧分だけ第１領域４の電位と
相違するだけである。チヤネル領域４内にはｎ導
電型のソース領域１０を設け、このソース領域１
０を金属層１５によりこのチヤネル領域４と短絡
させる。多量にドーピングしたｎ導電型領域１１
を以つてドレイン領域を構成する。多結晶珪素よ
り成る導電層９上には更に酸化物層１６を形成す
る。DMOSTの外側周囲には厚肉の酸化物層１７
を設ける。酸化物層１６には接点窓１９を形成
し、この接点窓１９を経て導電層９に金属層１８
を接触させる。ドレイン領域１１には金属層２０
を接触させる。

導電層９は比較的幅狭とし、本例の場合約6μm
の幅とする。このようにすることは必要なことで
ある。その理由は、さもないと降服が生じるおそ
れがある為である。次に第４〜６図を用いて説明
する。これらの図のうち第４図は第１図にライン
１２で囲んだ部分の平面図であり、第５および６
図はそれぞれ第４図の−線および−線上
を断面とし矢の方向に見た断面図である。pn接
合２からドーピング濃度の低い領域５内に延在す
る空乏領域の境界線を第４，５および６図にライ
ン１３および１３′で示す。境界線１３′はpn接
合２にまたがる逆電圧をライン１３の場合よりも
高くした場合に生じる。

導電層９（第５図参照）をpn接合を更に越え
て、例えば破線９′で示すように延在させた場合
には、pn接合２から最も離れた導電層９の縁部
８の付近で降服が生じるような大きな電圧差がこ
の縁部８で領域５と導電層９との間に生じるおそ
れがある。従つて、導電層９の幅は、断面−
の領域では、ドーピング、導電層６の厚さ、その
他の要因に依存する所定の値を越えてはならな
い。本例では、この限界値は6μmであり、この値
は接点窓を経て層９上に良好な接点を形成するの
にはあまりにも小さすぎる。

導電層９は接点を形成する目的に適したドレイ
ン領域１１の方向に局部的に幅広とすることがで
きない。一方、導電層９がソース領域１０を横切
つて局部的に更に延在するようにソース領域１０
の方向に延在する幅広部分をこの導電層に設ける
ことも不所望なことである。その理由は、
DMOSTの製造に当つて、導電層９をマスクとし
て用いてソース領域１０とチヤネル領域４とをド
ーピングにより形成するのが好ましい為である。
この目的の為にはDMOSTの製造に一般に用いら
れている技術を変更する必要があり、この技術が
一層複雑となる。

本発明によれば、接点形成の目的に適した幅広
部分１４（第４図参照）を導電層９に局部的に設
けるも、この幅広部分の領域で導電層９の第１縁
部７をpn接合２と表面との交線とほぼ一致させ、
この幅広部分は第１領域４の方向への第１縁部７
の突出部を以つて構成することにより、上述した
問題を解決する。

幅広部分を上述したようにして設けると、幅広
部分の領域におけるpn接合２は、空乏領域が第
２領域５内に３方から延在するような形状とな
る。従つて、幅広部分１４の領域における空乏領
域の幅ｂ（境界線１７′と関連する）は幅広部分の
外部の幅ａよりも可成り大きくなる。（第４〜６
図参照）。従つて、導電層９は幅広部分１４にお
いて、縁部８で降服が生じるおそれのない接点形
成に充分な例えば16μmの幅を有しうるようにな
る。更に、前述したように、pn接合２はいかな
る個所においても、従つて幅広部分においても導
電層９の縁部７とほぼ一致するため、この導電層
９をいかなる個所においても、従つて幅広部分に
おいても、DMOSトランジスタの通常の製造に
用いる方法によつて領域４および１０を形成する
マスク層として用いることができる。

従つて、pn接合と、このpn接合を形成する際
にマスクとして用いられ、降服を無くす為に、接
点形成にはあまりにも幅狭とした導電層、例えば
フイールドプレートとを有する構成において、本
発明によれば前記の導電層に接点を形成する為の
幅広部分を設けるようにする簡単な方法を提供し
うる。

空乏領域の有効な幅広化を達成しうるようにす
る為には、幅広部分を導電層９のうちあまりにも
大きな部分に亘つて延在させてはならない。特
に、pn接合２にまたがる大きな、しかし降服が
生じる前の逆電圧で、幅広部分１４の両端から互
いの方向に延在する空乏領域の部分が融合する為
に、空乏領域の有効な幅広化が達成される。

上記の導電層の幅広部分は必ずしも方形にする
必要はなく、第７図に示すように弯曲縁部７によ
つて画成されるようにすることもできる。更に、
場合によつては、第８図に示すように、導電層９
の第２縁部８をも第１領域４に向う方向に変化す
るようにして導電層の幅広化を達成することもで
きる。

上述した例では、半導体装置をDMOSトラン
ジスタとした。しかし、フイールドプレートおよ
びマスクとして作用する導電層を具える平坦な
pn接合が存在するあらゆる場合に本発明を用い
ることができる。更に、前述した例で用いた導電
型を逆の導電型とし、従つて領域４をｎ導電型と
し、領域５がｐ導電型で領域４よりも低いドーピ
ング濃度を有するようにすることができる。使用
する半導体材料は珪素の代りに、例えば砒化ガリ
ウム、ゲルマニウム、その他の半導体材料とする
ことができる。更に、絶縁層６，１６および１７
は酸化珪素の代りに、窒化珪素或いは他の絶縁材
料を有するようにすることができる。導電層９は
珪素層の代りに、金属層、例えばモリブデン或い
はタングステン層とするか、または珪化白金のよ
うな他の金属性導電材料とすることができ、前述
した例ではこの導電層をゲート電極の代りにソー
ス電極に接続することができる。

【図面の簡単な説明】

第１図は、本発明による半導体装置を線図的に
示す平面図、第２および３図は、それぞれ第１図
の−線および−線上を断面としての矢の
方向に見た断面図、第４図は、第１図の一部を詳
細に示す平面図、第５および６図は、それぞれ第
４図の−線および−線上を断面とし矢の
方向に見た断面図、第７および８図は第４図の変
形例を示す平面図である。 １……半導体本体、２……pn接合、３……表
面、４……第１領域（チヤネル領域）、５……第
２領域、６……電気絶縁層、７……９の第１縁
部、８……９の第２縁部、９……導電層、１０…
…ソース領域、１１……ドレイン領域、１３，１
３′……空乏領域の境界線、１４……９の幅広部
分、１５，１８，２０……金属層、１６……酸化
物層、１７……厚肉酸化物層、１９……接点窓。

Claims (1)

1. 【特許請求の範囲】 １ 表面に隣接する第１導電型の第１領域と、同
   じく表面に隣接し前記の第１導電型とは逆の第２
   導電型とした第２領域との間に平坦なpn接合を
   有する半導体本体を具える半導体装置であつて、
   第２領域を第１領域よりも低いドーピング濃度と
   し、半導体装置は更に、前記の表面上の電気絶縁
   層と、この電気絶縁層上の幅狭細条状導電層とを
   具え、この幅狭細条状導電層を第１および第２縁
   部により画成するとともに前記のpn接合の上方
   に位置させ且つ第２領域の上方に延在させ、前記
   の第１縁部を前記のpn接合と前記の表面との交
   線にほぼ一致させ、前記の導電層の電位を前記の
   第１領域の電位にほぼ等しくするようにした半導
   体装置において、前記の導電層に接点形成の目的
   の幅広部分を局部的に設け、この導電層の第１縁
   部をこの幅広部分においても前記の交線とほぼ一
   致させ、この幅広部分は少くとも前記の第１縁部
   を前記の第１領域の方向に突出させることにより
   形成したことを特徴とする半導体装置。 ２ 特許請求の範囲第１項に記載の半導体装置に
   おいて、前記の幅広部分の外部の導電層の第１お
   よび第２縁部を実質的に互いに平行に延在させた
   ことを特徴とする半導体装置。 ３ 特許請求の範囲第２項に記載の半導体装置に
   おいて、前記の幅広部分で第１縁部のみを方向変
   化させたことを特徴とする半導体装置。 ４ 特許請求の範囲第１〜３項のいずれか一項に
   記載の半導体装置において、細条状導電層の長手
   方向で測つた前記の幅広部分の寸法を、第２領域
   において前記の幅広部分の両端から互いの方向に
   延在する空乏領域の部分が、降服がまだ生じない
   ような前記のpn接合にまたがる逆電圧で融合す
   る程度に小さくしたことを特徴とする半導体装
   置。 ５ 特許請求の範囲第１〜４項のいずれか一項に
   記載の半導体装置において、第１領域を以つて
   DMOSトランジスタのチヤネル領域を構成し、
   第２領域を以つてDMOSトランジスタのドリフ
   ト領域を構成し、導電層を以つて、チヤネル領域
   およびこれと短絡したソース領域とほぼ同じ電位
   を有するフイールドプレートを構成したことを特
   徴とする半導体装置。 ６ 特許請求の範囲第５項に記載の半導体装置に
   おいて、フイールドプレートをDMOSトランジ
   スタのゲート電極に接続したことを特徴とする半
   導体装置。 ７ 特許請求の範囲第１〜６項のいずれか一項に
   記載の半導体装置において、導電層を珪素層とし
   たことを特徴とする半導体装置。