JPH0478043B2 - - Google Patents
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- JPH0478043B2 JPH0478043B2 JP59189954A JP18995484A JPH0478043B2 JP H0478043 B2 JPH0478043 B2 JP H0478043B2 JP 59189954 A JP59189954 A JP 59189954A JP 18995484 A JP18995484 A JP 18995484A JP H0478043 B2 JPH0478043 B2 JP H0478043B2
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- JP
- Japan
- Prior art keywords
- transistor
- current
- base
- transistors
- voltage
- Prior art date
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Links
- 230000003321 amplification Effects 0.000 claims description 7
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、任意のオフセツトを設定可能にし
た増幅器に関する。
た増幅器に関する。
従来の技術
従来、演算増幅器のオフセツトを調整する場
合、演算増幅器の入力部にオフセツト発生回路を
設置し、演算増幅器の外部で任意のオフセツトを
設定するようにしている。
合、演算増幅器の入力部にオフセツト発生回路を
設置し、演算増幅器の外部で任意のオフセツトを
設定するようにしている。
発明が解決しようとする問題点
このような回路では、演算増幅器以外にオフセ
ツト発生回路が必要であるとともに、設定される
オフセツトの信頼性が低いなどの欠点があつた。
ツト発生回路が必要であるとともに、設定される
オフセツトの信頼性が低いなどの欠点があつた。
また、この種の外部接続用のオフセツト発生回
路では、演算増幅器とともに半導体集積回路で構
成することが困難であつた。
路では、演算増幅器とともに半導体集積回路で構
成することが困難であつた。
そこで、この発明は、半導体集積回路に適する
とともに、任意のオフセツトを設定でき、設定さ
れたオフセツトの信頼性を高めた増幅器を提供し
ようとするものである。
とともに、任意のオフセツトを設定でき、設定さ
れたオフセツトの信頼性を高めた増幅器を提供し
ようとするものである。
問題点を解決するための手段
この発明の増幅器は、エミツタを共通にした第
１および第２のトランジスタ６，８からなる第１
の差動対が設置され、前記第１および第２のトラ
ンジスタのエミツタ側に第３のトランジスタ１２
が直列に接続され、前記第１および第２のトラン
ジスタのコレクタ側に能動負荷として第４および
第５のトランジスタ２４，２６から成る第１の電
流ミラー回路が接続され、前記第３のトランジス
タのベースに定電流を流し込んで前記第１の差動
対に動作電流を流すとともに、前記第１のトラン
ジスタのベースに増幅すべき入力信号、前記第２
のトランジスタのベースに電圧源２０を接続して
一定のバイアス電圧を加え、前記入力信号の増幅
出力を前記第１のトランジスタのコレクタ側から
取り出す差動増幅器を備えた増幅部（演算増幅器
２）と、エミツタを共通にした第６および第７の
トランジスタ４２，４４からなる第２の差動対が
設置されているとともに能動負荷として第２の電
流ミラー回路（トランジスタ４６，４８）が設置
され、前記第７のトランジスタのベースに加えら
れる制御電圧に応じて前記第７のトランジスタ側
から取り出される出力がベース電流として加えら
れる第８のトランジスタ５６が設置され、この第
８のトランジスタに流れる電流に応じてベース電
流が流れて前記第４および第５のトランジスタの
ベース電流を引き込む第９のトランジスタが設置
され、この第９のトランジスタ５８に直列に接続
された抵抗６４に発生した電圧が前記第６のトラ
ンジスタのベースに加えられ、前記制御電圧に応
じて前記増幅部に任意のオフセツトを設定する電
流制御回路（オフセツト設定回路４）とを備えた
ことを特徴とする。
１および第２のトランジスタ６，８からなる第１
の差動対が設置され、前記第１および第２のトラ
ンジスタのエミツタ側に第３のトランジスタ１２
が直列に接続され、前記第１および第２のトラン
ジスタのコレクタ側に能動負荷として第４および
第５のトランジスタ２４，２６から成る第１の電
流ミラー回路が接続され、前記第３のトランジス
タのベースに定電流を流し込んで前記第１の差動
対に動作電流を流すとともに、前記第１のトラン
ジスタのベースに増幅すべき入力信号、前記第２
のトランジスタのベースに電圧源２０を接続して
一定のバイアス電圧を加え、前記入力信号の増幅
出力を前記第１のトランジスタのコレクタ側から
取り出す差動増幅器を備えた増幅部（演算増幅器
２）と、エミツタを共通にした第６および第７の
トランジスタ４２，４４からなる第２の差動対が
設置されているとともに能動負荷として第２の電
流ミラー回路（トランジスタ４６，４８）が設置
され、前記第７のトランジスタのベースに加えら
れる制御電圧に応じて前記第７のトランジスタ側
から取り出される出力がベース電流として加えら
れる第８のトランジスタ５６が設置され、この第
８のトランジスタに流れる電流に応じてベース電
流が流れて前記第４および第５のトランジスタの
ベース電流を引き込む第９のトランジスタが設置
され、この第９のトランジスタ５８に直列に接続
された抵抗６４に発生した電圧が前記第６のトラ
ンジスタのベースに加えられ、前記制御電圧に応
じて前記増幅部に任意のオフセツトを設定する電
流制御回路（オフセツト設定回路４）とを備えた
ことを特徴とする。
作 用
増幅器の第１の差動対には動作電流として定電
流が供給され、第１のトランジスタのベースに加
えられた入力信号は第２のトランジスタのベース
に加えられたバイアス電圧に応じて増幅され、第
１の電流ミラー回路を通じて増幅出力が取り出さ
れる。
流が供給され、第１のトランジスタのベースに加
えられた入力信号は第２のトランジスタのベース
に加えられたバイアス電圧に応じて増幅され、第
１の電流ミラー回路を通じて増幅出力が取り出さ
れる。
一方、電流制御回路では、制御電圧に応じて第
６および第７のトランジスタで構成される第２の
差動対の出力が第７のトランジスタ側から取り出
され、その出力が第８のトランジスタのベース電
流となり、第８のトランジスタにはそのベース電
流に応じた電流が流れる。この電流は、第９のト
ランジスタのベース電流となり、第９のトランジ
スタにはそのベース電流に応じた電流が流れる。
この結果、第９のトランジスタは、増幅部の第１
の電流ミラー回路に流れる電流、即ち、第４およ
び第５のトランジスタのベース電流を引込み、こ
れが増幅部に対してオフセツトを設定することに
なる。
６および第７のトランジスタで構成される第２の
差動対の出力が第７のトランジスタ側から取り出
され、その出力が第８のトランジスタのベース電
流となり、第８のトランジスタにはそのベース電
流に応じた電流が流れる。この電流は、第９のト
ランジスタのベース電流となり、第９のトランジ
スタにはそのベース電流に応じた電流が流れる。
この結果、第９のトランジスタは、増幅部の第１
の電流ミラー回路に流れる電流、即ち、第４およ
び第５のトランジスタのベース電流を引込み、こ
れが増幅部に対してオフセツトを設定することに
なる。
そして、第９のトランジスタに流れる電流は、
第９のトランジスタに直列に接続されている抵抗
に電圧を生じさせ、この電圧が第６のトランジス
タのベースに加えられる。即ち、電流制御回路で
は、第２の差動対によつて制御電圧と抵抗に発生
する電圧との比較が行われており、第７のトラン
ジスタに得られる電流は両者の大小関係に依存し
ている。
第９のトランジスタに直列に接続されている抵抗
に電圧を生じさせ、この電圧が第６のトランジス
タのベースに加えられる。即ち、電流制御回路で
は、第２の差動対によつて制御電圧と抵抗に発生
する電圧との比較が行われており、第７のトラン
ジスタに得られる電流は両者の大小関係に依存し
ている。
実施例
以下、この発明を図面に示した実施例を参照し
て詳細に説明する。
て詳細に説明する。
第１図は、この発明の増幅器の実施例を示して
いる。
いる。
第１図において、この増幅器は、差動増幅器で
構成される演算増幅部２に、差動増幅器に任意の
オフセツトを設定する電流制御回路としてのオフ
セツト設定回路４を付加したものである。
構成される演算増幅部２に、差動増幅器に任意の
オフセツトを設定する電流制御回路としてのオフ
セツト設定回路４を付加したものである。
演算増幅部２には、第１の差動対としてエミツ
タを共通にした第１および第２のトランジスタ
６，８が設置され、これらトランジスタ６，８の
エミツタと接地端子（GND）１０が形成された
基準電位ラインとの間には、トランジスタ１２を
設置して差動増幅器が構成されている。トランジ
スタ１４は第３のトランジスタ１２と電流ミラー
回路を構成しており、定電流源１６は流れる定電
流が動作電流としてトランジスタ６，８に流れ
る。
タを共通にした第１および第２のトランジスタ
６，８が設置され、これらトランジスタ６，８の
エミツタと接地端子（GND）１０が形成された
基準電位ラインとの間には、トランジスタ１２を
設置して差動増幅器が構成されている。トランジ
スタ１４は第３のトランジスタ１２と電流ミラー
回路を構成しており、定電流源１６は流れる定電
流が動作電流としてトランジスタ６，８に流れ
る。
トランジスタ６のベースには入力端子１８が形
成されて増幅すべき信号が加えられ、トランジス
タ８のベースには電圧源２０が接続されて所定の
バイアスが印加されている。
成されて増幅すべき信号が加えられ、トランジス
タ８のベースには電圧源２０が接続されて所定の
バイアスが印加されている。
また、各トランジスタ６，８のコレクタと電源
端子２２が形成された正電位ラインとの間には、
差動増幅器の能動負荷としての第１の電流ミラー
回路を構成する第４および第５のトランジスタ２
４，２６が設置されるとともに、トランジスタ６
のコレクタ側から差動出力が取り出されている。
すなわち、出力回路は、トランジスタ２８，３
０，３２，３４で構成され、トランジスタ６に流
れる電流に応じてトランジスタ２８のベース電流
が引き込まれ、これに応じてトランジスタ２８に
流れる電流と、トランジスタ３０に流れる定電流
源１６からの電流とが合成され、その差電流分が
トランジスタ３２のベースに流れ込み、トランジ
スタ３２に流れる電流と、トランジスタ３４に流
れる定電流源１６からの定電流が合成され、その
合成電流による出力電圧Voが出力端子３６から
外部に取り出されるようになつている。
端子２２が形成された正電位ラインとの間には、
差動増幅器の能動負荷としての第１の電流ミラー
回路を構成する第４および第５のトランジスタ２
４，２６が設置されるとともに、トランジスタ６
のコレクタ側から差動出力が取り出されている。
すなわち、出力回路は、トランジスタ２８，３
０，３２，３４で構成され、トランジスタ６に流
れる電流に応じてトランジスタ２８のベース電流
が引き込まれ、これに応じてトランジスタ２８に
流れる電流と、トランジスタ３０に流れる定電流
源１６からの電流とが合成され、その差電流分が
トランジスタ３２のベースに流れ込み、トランジ
スタ３２に流れる電流と、トランジスタ３４に流
れる定電流源１６からの定電流が合成され、その
合成電流による出力電圧Voが出力端子３６から
外部に取り出されるようになつている。
そして、オフセツト設定回路４は、制御入力端
子３８に設定される制御電圧Vcを電流に変換す
るとともに、その電流を演算増幅部２の差動増幅
器の能動負荷を構成するトランジスタ２４，２６
に流し込み、増幅部２に任意のオフセツトを設定
する。すなわち、オフセツト設定回路４は、第２
の差動対を成すエミツタを共通にした第６および
第７のトランジスタ４２，４４とともに、トラン
ジスタ４６，４８，５０，５２、第８のトランジ
スタ５６、第９のトランジスタ５８および抵抗６
０，６２，６４で構成されている。トランジスタ
４２，４４および抵抗６０は差動増幅器を構成
し、トランジスタ４６，４８は、第２の電流ミラ
ー回路を構成して差動増幅器に対する能動負荷を
成し、トランジスタ５０，５２はレベルシフト回
路を構成する。
子３８に設定される制御電圧Vcを電流に変換す
るとともに、その電流を演算増幅部２の差動増幅
器の能動負荷を構成するトランジスタ２４，２６
に流し込み、増幅部２に任意のオフセツトを設定
する。すなわち、オフセツト設定回路４は、第２
の差動対を成すエミツタを共通にした第６および
第７のトランジスタ４２，４４とともに、トラン
ジスタ４６，４８，５０，５２、第８のトランジ
スタ５６、第９のトランジスタ５８および抵抗６
０，６２，６４で構成されている。トランジスタ
４２，４４および抵抗６０は差動増幅器を構成
し、トランジスタ４６，４８は、第２の電流ミラ
ー回路を構成して差動増幅器に対する能動負荷を
成し、トランジスタ５０，５２はレベルシフト回
路を構成する。
また、トランジスタ５６，５８および抵抗６
２，６４は、トランジスタ４４のコレクタから取
り出される電流に応じてトランジスタ２４，２６
に電流を流すとともに、その電流をトランジスタ
５０のベースに帰還する電流制御回路を構成して
いる。すなわち、トランジスタ５２に流れる電流
に応じてトランジスタ５６にベース電流が与えら
れ、トランジスタ５６に流れる電流に応じてトラ
ンジスタ５８にベース電流が与えられ、トランジ
スタ５８によつてトランジスタ２４，２６に電流
が流れる。トランジスタ５８に流れる電流によつ
て抵抗６４に電圧降下が発生し、この電圧降下が
トランジスタ５０のベースに帰還されている。
２，６４は、トランジスタ４４のコレクタから取
り出される電流に応じてトランジスタ２４，２６
に電流を流すとともに、その電流をトランジスタ
５０のベースに帰還する電流制御回路を構成して
いる。すなわち、トランジスタ５２に流れる電流
に応じてトランジスタ５６にベース電流が与えら
れ、トランジスタ５６に流れる電流に応じてトラ
ンジスタ５８にベース電流が与えられ、トランジ
スタ５８によつてトランジスタ２４，２６に電流
が流れる。トランジスタ５８に流れる電流によつ
て抵抗６４に電圧降下が発生し、この電圧降下が
トランジスタ５０のベースに帰還されている。
以上の構成に基づき、その動作を第２図を参照
して説明する。
して説明する。
定電流源１６に流れる電流を２Ｉ、トランジス
タ６に流れる電流をI2、トランジスタ８に流れる
電流をI1とするとき、電流ミラー効果によつてト
ランジスタ１２に電流２Ｉが流れるので、次式が
成立する。
タ６に流れる電流をI2、トランジスタ８に流れる
電流をI1とするとき、電流ミラー効果によつてト
ランジスタ１２に電流２Ｉが流れるので、次式が
成立する。
I1＋I2＝2I ……(1)
また、制御入力端子３８に加えられる制御電圧
をVc、抵抗６４を抵抗値をRxとすると、トラン
ジスタ２４，２６からトランジスタ５８に流れる
制御電流Icは、オフセツト設定回路４を構成する
全帰還増幅器の動作により、 Ic＝Vc／Rx ……(2) が成立する。したがつて、抵抗値Rxの値を一定
であるとすると、制御電流Icは制御電圧Vcに比
例して増減する。
をVc、抵抗６４を抵抗値をRxとすると、トラン
ジスタ２４，２６からトランジスタ５８に流れる
制御電流Icは、オフセツト設定回路４を構成する
全帰還増幅器の動作により、 Ic＝Vc／Rx ……(2) が成立する。したがつて、抵抗値Rxの値を一定
であるとすると、制御電流Icは制御電圧Vcに比
例して増減する。
そして、制御電流Icはトランジスタ２４からト
ランジスタ６に流れ込み、トランジスタ６に流れ
る電流I2に加算される結果、増幅部２の差動増幅
器に設定されるオフセツトVIN(pffset)は、 VIN(pffset)＝26In（I2＋Ic） ／（I1−Ic） ……(3) で与えられる。
ランジスタ６に流れ込み、トランジスタ６に流れ
る電流I2に加算される結果、増幅部２の差動増幅
器に設定されるオフセツトVIN(pffset)は、 VIN(pffset)＝26In（I2＋Ic） ／（I1−Ic） ……(3) で与えられる。
そこで、入力端子１８に第２図のＡに示すよう
な時間の経過とともに電圧レベルが増加するよう
にランプ波形入力VINを与え、制御入力端子３８
に第２図のＢに示すような時間の経過とともに電
圧レベルが増加する区間B1、B3、B5および時間
の経過に無関係に一定の電圧レベルを維持する区
間B2、B4を以て電圧レベルが段階的に上昇する
ように設定した制御電圧Vcを与えるものとする
と、この制御電圧Vcによつて増幅部２のトラン
ジスタ６，８で構成される差動増幅器にオフセツ
トが設定される結果、その出力端子３６には、第
２図のＣと第２図のＡおよびＢとの比較から明ら
かなように、入力信号電圧が連続的に上昇して
も、制御電圧Vcが上昇している区間B1、B3、B5
が高レベル、それ以外の区間B2、B4が低レベル
となるパルス性の出力Voが発生する。すなわち、
制御電圧Vcに応じてオフセツトが設定される結
果、そのオフセツトに応じた出力が得られる。
な時間の経過とともに電圧レベルが増加するよう
にランプ波形入力VINを与え、制御入力端子３８
に第２図のＢに示すような時間の経過とともに電
圧レベルが増加する区間B1、B3、B5および時間
の経過に無関係に一定の電圧レベルを維持する区
間B2、B4を以て電圧レベルが段階的に上昇する
ように設定した制御電圧Vcを与えるものとする
と、この制御電圧Vcによつて増幅部２のトラン
ジスタ６，８で構成される差動増幅器にオフセツ
トが設定される結果、その出力端子３６には、第
２図のＣと第２図のＡおよびＢとの比較から明ら
かなように、入力信号電圧が連続的に上昇して
も、制御電圧Vcが上昇している区間B1、B3、B5
が高レベル、それ以外の区間B2、B4が低レベル
となるパルス性の出力Voが発生する。すなわち、
制御電圧Vcに応じてオフセツトが設定される結
果、そのオフセツトに応じた出力が得られる。
発明の効果
以上説明したように、この発明によれば、制御
電圧に応じて増幅部の能動負荷である電流ミラー
回路の電流を制御することにより、制御電圧に応
じて任意のオフセツトを増幅部に設定することが
でき、しかも、オフセツトを設定し又は制御する
電流制御回路は増幅部と同等のトランジスタ等の
素子構成であつて外部負荷回路が不要であるから
容易に半導体集積回路で実現することができる。
電圧に応じて増幅部の能動負荷である電流ミラー
回路の電流を制御することにより、制御電圧に応
じて任意のオフセツトを増幅部に設定することが
でき、しかも、オフセツトを設定し又は制御する
電流制御回路は増幅部と同等のトランジスタ等の
素子構成であつて外部負荷回路が不要であるから
容易に半導体集積回路で実現することができる。
第１図はこの発明の増幅器の実施例を示す回路
図、第２図はその差動波形を示す説明図である。 ２……演算増幅部（増幅部）、４……オフセツ
ト設定回路（電流制御回路）、６……第１のトラ
ンジスタ（第１の差動対）、８……第２のトラン
ジスタ（第１の差動対）、１２……第３のトラン
ジスタ、２０……電圧源、２４……第４のトラン
ジスタ（第１の電流ミラー回路）、２６……第５
のトランジスタ（第１の電流ミラー回路）、４２
……第６のトランジスタ（第２の差動対）、４４
……第７のトランジスタ（第２の差動対）、４６，
４８……トランジスタ（第２の電流ミラー回路）、
５６……第８のトランジスタ、５８……第９のト
ランジスタ、６４……抵抗。
図、第２図はその差動波形を示す説明図である。 ２……演算増幅部（増幅部）、４……オフセツ
ト設定回路（電流制御回路）、６……第１のトラ
ンジスタ（第１の差動対）、８……第２のトラン
ジスタ（第１の差動対）、１２……第３のトラン
ジスタ、２０……電圧源、２４……第４のトラン
ジスタ（第１の電流ミラー回路）、２６……第５
のトランジスタ（第１の電流ミラー回路）、４２
……第６のトランジスタ（第２の差動対）、４４
……第７のトランジスタ（第２の差動対）、４６，
４８……トランジスタ（第２の電流ミラー回路）、
５６……第８のトランジスタ、５８……第９のト
ランジスタ、６４……抵抗。
Claims (1)
- 【特許請求の範囲】 １ エミツタを共通にした第１および第２のトラ
ンジスタからなる第１の差動対が設置され、前記
第１および第２のトランジスタのエミツタ側に第
３のトランジスタが直列に接続され、前記第１お
よび第２のトランジスタのコレクタ側に能動負荷
として第４および第５のトランジスタから成る第
１の電流ミラー回路が接続され、前記第３のトラ
ンジスタのベースに定電流を流し込んで前記第１
の差動対に動作電流を流すとともに、前記第１の
トランジスタのベースに増幅すべき入力信号、前
記第２のトランジスタのベースに電圧源を接続し
て一定のバイアス電圧を加え、前記入力信号の増
幅出力を前記第１のトランジスタのコレクタ側か
ら取り出す差動増幅器を備えた増幅器と、 エミツタを共通にした第６および第７のトラン
ジスタからなる第２の差動対が設置されていると
ともに能動負荷として第２の電流ミラー回路が設
置され、前記第７のトランジスタのベースに加え
られる制御電圧に応じて前記第７のトランジスタ
側から取り出される出力がベース電流として加え
られる第８のトランジスタが設置され、この第８
のトランジスタに流れる電流に応じてベース電流
が流れて前記第４および第５のトランジスタのベ
ース電流を引き込む第９のトランジスタが設置さ
れ、この第９のトランジスタに直列に接続された
抵抗に発生した電圧が前記第６のトランジスタの
ベースに加えられ、前記制御電圧に応じて前記増
幅部に任意のオフセツトを設定する電流制御回路
と、 を備えたことを特徴とする増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59189954A JPS6167306A (ja) | 1984-09-11 | 1984-09-11 | 増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59189954A JPS6167306A (ja) | 1984-09-11 | 1984-09-11 | 増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6167306A JPS6167306A (ja) | 1986-04-07 |
| JPH0478043B2 true JPH0478043B2 (ja) | 1992-12-10 |
Family
ID=16249972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59189954A Granted JPS6167306A (ja) | 1984-09-11 | 1984-09-11 | 増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6167306A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0754893B2 (ja) * | 1986-12-12 | 1995-06-07 | 日本電気株式会社 | レベルシフト回路 |
-
1984
- 1984-09-11 JP JP59189954A patent/JPS6167306A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6167306A (ja) | 1986-04-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |