JPS6167310A - Ａｇｃ増幅回路 - Google Patents
Ａｇｃ増幅回路Info
- Publication number
- JPS6167310A JPS6167310A JP18988284A JP18988284A JPS6167310A JP S6167310 A JPS6167310 A JP S6167310A JP 18988284 A JP18988284 A JP 18988284A JP 18988284 A JP18988284 A JP 18988284A JP S6167310 A JPS6167310 A JP S6167310A
- Authority
- JP
- Japan
- Prior art keywords
- gain control
- transistors
- turned
- transistor
- gain
- Prior art date
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- Pending
Links
- 230000003321 amplification Effects 0.000 claims abstract description 9
- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 9
- 230000006866 deterioration Effects 0.000 abstract description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/04—Modifications of control circuit to reduce distortion caused by control
Landscapes
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は集積回路で形成するＡＧＣ増幅回路に関する。
（従来の技術）
従来、利得制御する機能を持つ半心体集遺回路 □で形
成され九ＡＧＣ増幅回路は、通常差動構成され、差動構
成するトランジスタのエミッタ間にダイオードを挿入し
ダイオードに流す電流を外部バイアスで変化させること
によシュミッタ間のインピーダンスを変化させ利得を制
御する方法が一般的に使用されておシ、その他多くの利
得制御方式がある。
成され九ＡＧＣ増幅回路は、通常差動構成され、差動構
成するトランジスタのエミッタ間にダイオードを挿入し
ダイオードに流す電流を外部バイアスで変化させること
によシュミッタ間のインピーダンスを変化させ利得を制
御する方法が一般的に使用されておシ、その他多くの利
得制御方式がある。
しかしながら、いずれの場合も外部から利得制御用のバ
イアスを変化させると、信号増幅用のトランジスタの電
流も変化するため、動作点を一点に保つことが不可能で
ある。したがって、電流が低下した場合、出力信号に歪
が生じる。もしくは電流低下時の歪を改善するために、
その電流値を大きくする必要があるため、電流が増加し
た時の電流値が必要以上に大きくなり、消費電力が増加
するという欠点があった。
イアスを変化させると、信号増幅用のトランジスタの電
流も変化するため、動作点を一点に保つことが不可能で
ある。したがって、電流が低下した場合、出力信号に歪
が生じる。もしくは電流低下時の歪を改善するために、
その電流値を大きくする必要があるため、電流が増加し
た時の電流値が必要以上に大きくなり、消費電力が増加
するという欠点があった。
（発明の目的）
本発明の目的は、利得制御するための外部バイアスにか
かわらず、信号増幅用トランジスタの動にある。
かわらず、信号増幅用トランジスタの動にある。
（発明の構成）
本発明のＡＧＣ増幅回路は、ベースがそれぞれ第１及び
第２の入力端子に接続されコレクタがそれぞれ第１及び
第２の出力端子に接続され第１の差動増幅回路を構成す
る第１及び第２のトランジスタと、該第１及び第２のト
ランジスタのエミッタに一端がそれぞれ接続された第１
及び第２のダイオードと、前記第１及び第２のトランジ
スタのエミッタ間に直列に接続された第１及び第２の抵
抗と、ベースがそれぞれ第１及び第２の利得制御端子に
接続されコレクタがそれぞれ前記第１及び第２のダイオ
ードの他端の共通接続点及び前記第１及び第２の抵抗の
共通接続点に接続され第２の差動増幅回路を構成する第
３及び第４のトランジスタとを含むことから構成される
。
第２の入力端子に接続されコレクタがそれぞれ第１及び
第２の出力端子に接続され第１の差動増幅回路を構成す
る第１及び第２のトランジスタと、該第１及び第２のト
ランジスタのエミッタに一端がそれぞれ接続された第１
及び第２のダイオードと、前記第１及び第２のトランジ
スタのエミッタ間に直列に接続された第１及び第２の抵
抗と、ベースがそれぞれ第１及び第２の利得制御端子に
接続されコレクタがそれぞれ前記第１及び第２のダイオ
ードの他端の共通接続点及び前記第１及び第２の抵抗の
共通接続点に接続され第２の差動増幅回路を構成する第
３及び第４のトランジスタとを含むことから構成される
。
（実施例）
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である９本実施
例は、ベースがそれぞれ第１及び第２の入力端子１．２
に接続されコレクタがそれぞれ第１及び第２の出力端子
３，４に接続され第１の差動増幅回路を構成する第１及
び第２のＮＰＮ）ラノジスタ（以下、トランジスタとい
う→５，６と、このトランジスタ５．６のエミッタにベ
ース及びコレクタがそれぞれ接続された第１及び第２の
夕°イオードとしてのダイオード接続されたトランジス
タ９゜１０と、トランジスタ５，６のエミッタ間に直列
に接続された第１及び第２の抵抗７．８と、ベースがそ
れぞれ第１及び第２の利得制御端子１３．１４に接続さ
れコレクタがそれぞれトランジスタ９．１０のエミッタ
の共通接続点及び抵抗７．８の共通接続点に接続され第
２の差動増幅回路を構成する第３及び第４のトランジス
タ１１ 、１２とを含むことから構成される。
例は、ベースがそれぞれ第１及び第２の入力端子１．２
に接続されコレクタがそれぞれ第１及び第２の出力端子
３，４に接続され第１の差動増幅回路を構成する第１及
び第２のＮＰＮ）ラノジスタ（以下、トランジスタとい
う→５，６と、このトランジスタ５．６のエミッタにベ
ース及びコレクタがそれぞれ接続された第１及び第２の
夕°イオードとしてのダイオード接続されたトランジス
タ９゜１０と、トランジスタ５，６のエミッタ間に直列
に接続された第１及び第２の抵抗７．８と、ベースがそ
れぞれ第１及び第２の利得制御端子１３．１４に接続さ
れコレクタがそれぞれトランジスタ９．１０のエミッタ
の共通接続点及び抵抗７．８の共通接続点に接続され第
２の差動増幅回路を構成する第３及び第４のトランジス
タ１１ 、１２とを含むことから構成される。
なお、トランジスタ５．６のコレクタはそれぞれ負荷抵
抗１６．１７を介して電源端子１８に接続され、トラン
ジスタ１１．１２のエミッタは共通接続され定電流回路
１５を介して接地電位に接続される。
抗１６．１７を介して電源端子１８に接続され、トラン
ジスタ１１．１２のエミッタは共通接続され定電流回路
１５を介して接地電位に接続される。
次に、本実施例の動作について説明する。
仮に利得制御端子１４へ基準となる基準電圧を与え、も
う一方の利得制御端子１３へ利得制御電圧を与える。利
得制御端子１３の利得制御電圧が利得制御端子１４の基
準電圧を超えると、トランジスタ１１がオンしトランジ
スタ１２はオフ状態となる。この状態においては、信号
増幅用トランジスタ５．６の電流はダイオード接続され
たトランジスタ９，１０を介して定電流回路１５により
設定した電流の１／２ずつが流れているから、トランジ
スタ５，６の利得は最大となり、その利得は、トランジ
スタのエミッタ電流を工。、エミッタ抵抗をｒ６として
、２６ｍＶ７エ。＝ｒ。の関係により決定されるｒ、と
、負荷抵抗１６．１７抵抗値をＲＬとの比（ＲＬ ／
ｒ、、 ）に比例する。（ここでｒ、はトランジスタ５
もしくは６のｒ０＋トランジスタ９もしくは１０のｒ、
となる） 逆に利得制御端子１３の利得制御電圧が利得制御端子１
４の基準電圧より低下すると、トランジスタ１２がオン
し、トランジスタ１１はオフ状態となる。この状態では
、トランジスタ５，６の電流は抵抗７．８を介して定電
流回路１５により設定した電流の１／２ずつが流れてい
る。抵抗７，８の抵抗値部を負荷抵抗１６．１７の抵抗
［ＲＬより大きな値を選べば選ぶほど、”Ｌ／Ｒε＋ｒ
＠の関係（ｒ、はトランジスタ５もしくは６のｒ、とな
る）より、最小利得を小さくすることが出来、最大利得
と最小利得の幅を犬きくすることが出来る。
う一方の利得制御端子１３へ利得制御電圧を与える。利
得制御端子１３の利得制御電圧が利得制御端子１４の基
準電圧を超えると、トランジスタ１１がオンしトランジ
スタ１２はオフ状態となる。この状態においては、信号
増幅用トランジスタ５．６の電流はダイオード接続され
たトランジスタ９，１０を介して定電流回路１５により
設定した電流の１／２ずつが流れているから、トランジ
スタ５，６の利得は最大となり、その利得は、トランジ
スタのエミッタ電流を工。、エミッタ抵抗をｒ６として
、２６ｍＶ７エ。＝ｒ。の関係により決定されるｒ、と
、負荷抵抗１６．１７抵抗値をＲＬとの比（ＲＬ ／
ｒ、、 ）に比例する。（ここでｒ、はトランジスタ５
もしくは６のｒ０＋トランジスタ９もしくは１０のｒ、
となる） 逆に利得制御端子１３の利得制御電圧が利得制御端子１
４の基準電圧より低下すると、トランジスタ１２がオン
し、トランジスタ１１はオフ状態となる。この状態では
、トランジスタ５，６の電流は抵抗７．８を介して定電
流回路１５により設定した電流の１／２ずつが流れてい
る。抵抗７，８の抵抗値部を負荷抵抗１６．１７の抵抗
［ＲＬより大きな値を選べば選ぶほど、”Ｌ／Ｒε＋ｒ
＠の関係（ｒ、はトランジスタ５もしくは６のｒ、とな
る）より、最小利得を小さくすることが出来、最大利得
と最小利得の幅を犬きくすることが出来る。
さらにトランジスタ１１．１２が両方オン状態、すなわ
ち利得制御用端子１３．１４の電圧が等しい場合の利得
は、トランジスタ９，１０のエミ、り抵抗ｒ６と抵抗７
，８の並列の値がトランジスタ５．６ものである。
ち利得制御用端子１３．１４の電圧が等しい場合の利得
は、トランジスタ９，１０のエミ、り抵抗ｒ６と抵抗７
，８の並列の値がトランジスタ５．６ものである。
以上説明したとおり本実施例によると、利得制御電圧が
どの状態でも信号増幅用トランジスタ５゜６の電流は定
電流回路１５で設定した１／２ずつの関係に比例した利
得制御が行なわれているため従来回路で見られる利得制
御時の電流減少が生じ出力信号の歪の劣化が避けられる
ものである。
どの状態でも信号増幅用トランジスタ５゜６の電流は定
電流回路１５で設定した１／２ずつの関係に比例した利
得制御が行なわれているため従来回路で見られる利得制
御時の電流減少が生じ出力信号の歪の劣化が避けられる
ものである。
なお以上は、利得制御端子１３の電圧を低下する方向で
利得を減少させるリバースＡＧＣ動作の説明であるが、
利得制御端子１３を基準電圧とし、利得制御端子１４を
利得制御電圧として選べば、制御電圧を上げる方向で利
得を減少させるフォワードＡＧＣ動作も可能となる。
利得を減少させるリバースＡＧＣ動作の説明であるが、
利得制御端子１３を基準電圧とし、利得制御端子１４を
利得制御電圧として選べば、制御電圧を上げる方向で利
得を減少させるフォワードＡＧＣ動作も可能となる。
また、上記実施例においては、トランジスタとしてＮＰ
Ｎ型を用いたが、ＰＮＰ型についても本発明が適用でき
ることは言うまでもない。
Ｎ型を用いたが、ＰＮＰ型についても本発明が適用でき
ることは言うまでもない。
（発明の効果）
以上、詳細説明したとおり、本発明のＡＧＣ増幅回路は
、信号増幅用としての第１の差動増幅回路を構成する信
号増幅用トランジスタの電流を利得制御端子に与えられ
る基準電圧と利得制御電圧に対応して、抵抗又はそれ自
身に流れる電流によりインピーダンスの変わるダイオー
ドを介して制御する第２の差動増幅回路を有し、利得制
御電圧がどの状態でも信号増幅用トランジスタに流れる
電流は常時一定値に保たれたまま、利得制御が行われる
ので、従来のように利得制御時に電流減少が生じ出力信
号の歪みが劣化すると言うことがないという効果を有す
る。
、信号増幅用としての第１の差動増幅回路を構成する信
号増幅用トランジスタの電流を利得制御端子に与えられ
る基準電圧と利得制御電圧に対応して、抵抗又はそれ自
身に流れる電流によりインピーダンスの変わるダイオー
ドを介して制御する第２の差動増幅回路を有し、利得制
御電圧がどの状態でも信号増幅用トランジスタに流れる
電流は常時一定値に保たれたまま、利得制御が行われる
ので、従来のように利得制御時に電流減少が生じ出力信
号の歪みが劣化すると言うことがないという効果を有す
る。
第１図は本発明の一実施例を示す回路図である。
１．２・・・・・・入力端子、３．４・・・・・・出力
端子、５．６・・・・・ＮＰＮ ）ランジスタ、７．８
・・・・・・抵抗、９，１０，１１゜１２・・・・・・
ＮＰＮＩ−ランジスタ、１３．１４・・曲利得制御端子
、 ′１５・・・・・・定電流回路、１６．１７・
・・・・・負荷抵抗、１８・・・・・・電源端子。 代理人 弁理士 内 原 −パゝゝ６、 、−）
端子、５．６・・・・・ＮＰＮ ）ランジスタ、７．８
・・・・・・抵抗、９，１０，１１゜１２・・・・・・
ＮＰＮＩ−ランジスタ、１３．１４・・曲利得制御端子
、 ′１５・・・・・・定電流回路、１６．１７・
・・・・・負荷抵抗、１８・・・・・・電源端子。 代理人 弁理士 内 原 −パゝゝ６、 、−）
Claims (1)
- ベースがそれぞれ第１及び第２の入力端子に接続されコ
レクタがそれぞれ第１及び第２の出力端子に接続され第
１の差動増幅回路を構成する第１及び第２のトランジス
タと、該第１及び第２のトランジスタのエミッタに一端
がそれぞれ接続された第１及び第２のダイオードと、前
記第１及び第２のトランジスタのエミッタ間に直列に接
続された第１及び第２の抵抗と、ベースがそれぞれ第１
及び第２の利得制御端子に接続されコレクタがそれぞれ
前記第１及び第２のダイオードの他端の共通接続点及び
前記第１及び第２の抵抗の共通接続点に接続され第２の
差動増幅回路を構成する第３及び第４のトランジスタと
を含むことを特徴とするＡＧＣ増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18988284A JPS6167310A (ja) | 1984-09-11 | 1984-09-11 | Ａｇｃ増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18988284A JPS6167310A (ja) | 1984-09-11 | 1984-09-11 | Ａｇｃ増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6167310A true JPS6167310A (ja) | 1986-04-07 |
Family
ID=16248755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18988284A Pending JPS6167310A (ja) | 1984-09-11 | 1984-09-11 | Ａｇｃ増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6167310A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0358603A (ja) * | 1989-07-27 | 1991-03-13 | Nec Corp | 利得制御回路 |
| JPH05118101A (ja) * | 1991-10-29 | 1993-05-14 | Isao Kuboyama | 屋根がわらの保護方法 |
| JP2008135909A (ja) * | 2006-11-28 | 2008-06-12 | Nippon Telegr & Teleph Corp <Ntt> | 利得可変回路 |
-
1984
- 1984-09-11 JP JP18988284A patent/JPS6167310A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0358603A (ja) * | 1989-07-27 | 1991-03-13 | Nec Corp | 利得制御回路 |
| JPH05118101A (ja) * | 1991-10-29 | 1993-05-14 | Isao Kuboyama | 屋根がわらの保護方法 |
| JP2008135909A (ja) * | 2006-11-28 | 2008-06-12 | Nippon Telegr & Teleph Corp <Ntt> | 利得可変回路 |
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