JPH0478172A - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
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- JPH0478172A JPH0478172A JP2190545A JP19054590A JPH0478172A JP H0478172 A JPH0478172 A JP H0478172A JP 2190545 A JP2190545 A JP 2190545A JP 19054590 A JP19054590 A JP 19054590A JP H0478172 A JPH0478172 A JP H0478172A
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- Japan
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- thin film
- heat treatment
- film
- film semiconductor
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜半導体装置、特に液晶表示装置に用いられ
る液晶駆動用の薄膜トランジスタの製造方法に関する。
る液晶駆動用の薄膜トランジスタの製造方法に関する。
近年、液晶を用いた表示装置では、基板の周辺に駆動回
路を内蔵する目的から、液晶駆動用の薄膜トランジスタ
には、キャリア移動度が大きいこと、逆方向リーク電流
が小さいことが要求されている。絶縁基板上に形成する
薄膜トランジスタ（ＴＰＴ）のチャネル部は多結晶シリ
コン（ｐｏｌｙｓｉｌｉｃｏｎ 、略してｐｏｌｙ −
Ｓ ｉ ）が用いられており、上記目的を達成するため
に、ｐｏｌｙ −Ｓ ｉ材料としては、粒径が大きいこ
とが１つの目安になっている。このため、従来、ｐｏｌ
ｙ −Ｓ ｉは、まず低温でアモルファス状態で堆積し
、その後の熱処理による固相成長で粒径を大きくする試
みがされてきた。（Ｊ、Ｅｌｅｃｔｒｏｃｈｅｍ、Ｓｏ
ｃ、、 １３１ 、６７５（１９８４））。この粒径を
さらに大きくする試みとして固相成長の熱処理温度を下
げる方法もとられてきた。（Ｊ、Ａｐｐｌ、Ｐｈｙｓ、
６３ 、２２６０ 、（１９８８）特願昭６２−１４
３１．３１号）。しかしながら、これらの方法では、薄
膜トランジスタを形成した際、キャリア移動度の増加と
逆方向リーク電流の低減は十分ではない。（Ｍ ＲＳ
Ｓｙｎ＋ｐ、Ｐｒｏｃ、、 １０６ 、３１７（１９
８８））。
路を内蔵する目的から、液晶駆動用の薄膜トランジスタ
には、キャリア移動度が大きいこと、逆方向リーク電流
が小さいことが要求されている。絶縁基板上に形成する
薄膜トランジスタ（ＴＰＴ）のチャネル部は多結晶シリ
コン（ｐｏｌｙｓｉｌｉｃｏｎ 、略してｐｏｌｙ −
Ｓ ｉ ）が用いられており、上記目的を達成するため
に、ｐｏｌｙ −Ｓ ｉ材料としては、粒径が大きいこ
とが１つの目安になっている。このため、従来、ｐｏｌ
ｙ −Ｓ ｉは、まず低温でアモルファス状態で堆積し
、その後の熱処理による固相成長で粒径を大きくする試
みがされてきた。（Ｊ、Ｅｌｅｃｔｒｏｃｈｅｍ、Ｓｏ
ｃ、、 １３１ 、６７５（１９８４））。この粒径を
さらに大きくする試みとして固相成長の熱処理温度を下
げる方法もとられてきた。（Ｊ、Ａｐｐｌ、Ｐｈｙｓ、
６３ 、２２６０ 、（１９８８）特願昭６２−１４
３１．３１号）。しかしながら、これらの方法では、薄
膜トランジスタを形成した際、キャリア移動度の増加と
逆方向リーク電流の低減は十分ではない。（Ｍ ＲＳ
Ｓｙｎ＋ｐ、Ｐｒｏｃ、、 １０６ 、３１７（１９
８８））。
上記従来技術は粒界におけるトラップ密度については配
慮されておらず、とりわけＴＰＴの逆方向リーク電流が
大きいという問題があった。
慮されておらず、とりわけＴＰＴの逆方向リーク電流が
大きいという問題があった。
本発明の目的はキャリアの移動度が大きく、かつ、逆方
向リーク電流が小さいＴＰＴの製造方法を提供すること
である。
向リーク電流が小さいＴＰＴの製造方法を提供すること
である。
上記目的を達成するために、本発明では、はじめ低温で
アモルファス状態の膜を形成した後、低温で固相成長を
行い、次に高温熱処理を行って粒界におけるアモルファ
ス成分を結晶成分に変換し粒径が大きく、かつ、粒界に
おけるトラップ準位の低い膜を形成する。この膜に用い
ることでＴＰＴのキャリア移動度の向上とリーク電流の
低減をはかる。膜の高温熱処理は、ＴＰＴのソース、ゲ
ート、トレインに不純物が導入された後に行う。第１図
に低温熱処理を６００℃とし、高温熱処理温度を変化さ
せた場合のＴＰＴの逆方向リーク電流の減少の様子を示
す。第１図には比較のために、低温熱処理を行わずに初
めから高温熱処理で製作したＴＰＴのリーク電流を示す
。高温熱処理の前に低温熱処理を行った方が、高温熱処
理だけを行う場合に比へ、ＴＰＴのリーク電流が１桁近
く減少することがわかる。
アモルファス状態の膜を形成した後、低温で固相成長を
行い、次に高温熱処理を行って粒界におけるアモルファ
ス成分を結晶成分に変換し粒径が大きく、かつ、粒界に
おけるトラップ準位の低い膜を形成する。この膜に用い
ることでＴＰＴのキャリア移動度の向上とリーク電流の
低減をはかる。膜の高温熱処理は、ＴＰＴのソース、ゲ
ート、トレインに不純物が導入された後に行う。第１図
に低温熱処理を６００℃とし、高温熱処理温度を変化さ
せた場合のＴＰＴの逆方向リーク電流の減少の様子を示
す。第１図には比較のために、低温熱処理を行わずに初
めから高温熱処理で製作したＴＰＴのリーク電流を示す
。高温熱処理の前に低温熱処理を行った方が、高温熱処
理だけを行う場合に比へ、ＴＰＴのリーク電流が１桁近
く減少することがわかる。
本発明は以下のように作用する。低温でアモルファス状
態の膜を堆積することにより、結晶粒となるための核を
膜中に発生させない。第２図（ａ）に示すように、膜の
堆積温度は、膜の堆積速度が膜の結晶速度より小となる
５９０℃以下で行う必要があり、約５５０℃が最適であ
る。
態の膜を堆積することにより、結晶粒となるための核を
膜中に発生させない。第２図（ａ）に示すように、膜の
堆積温度は、膜の堆積速度が膜の結晶速度より小となる
５９０℃以下で行う必要があり、約５５０℃が最適であ
る。
（Ｊ、Ｅｌｅｃｔｒｏｃｈｅｍ、Ｓｏｃ、、１ ３ ６
、 １ １ ６ ９ （１９８９））。
、 １ １ ６ ９ （１９８９））。
この理由は、５９０℃を越えると膜中に多量の結晶成分
が存在すること、また、５５０℃で膜を堆積すると膜中
のダングリングボンドの密度が最大となり、後の同相成
長が進行しやすいためである。
が存在すること、また、５５０℃で膜を堆積すると膜中
のダングリングボンドの密度が最大となり、後の同相成
長が進行しやすいためである。
次に、低温熱処理により膜と基板との界面のみで核発生
を起こさせ、この核を出発にして固相成長により結晶粒
径を増大させる。第２図（ｂ）に示すように、固相成長
温度は７００℃以下で行う必要があり、６００℃以下で
あることが望ましい。
を起こさせ、この核を出発にして固相成長により結晶粒
径を増大させる。第２図（ｂ）に示すように、固相成長
温度は７００℃以下で行う必要があり、６００℃以下で
あることが望ましい。
この理由は、７００℃以上では、膜中の核発生率が上り
、膜と基板との界面での核発生率を越えるためである。
、膜と基板との界面での核発生率を越えるためである。
もし高温で同相成長を行うと、膜中の核の密度、すなわ
ち、結晶粒の密度が増大して、最終的に大きな粒径が得
られない。最後に、高温熱処理により、結晶粒界に残留
したアモルファス成長を隣接した結晶成分と同じ方位の
結晶成分に変換し、粒界のトラップ密度を低減する。固
相成長後の粒界におけるアモルファス成分は、主として
、ゆがんだシリコン原子間の結合ネットワークから成り
、この結合ネットワークを結晶成分に変換するには、ダ
ングリングポ〉′トを結晶成分に変換するよりはるかに
大きなエネルギを要する。この熱処理温度は８００℃以
上であることが望ましい。また、膜中の不純物原子が存
在すると、膜中のストレスが大きくなり、シリコン原子
や不純物原子の再配列と活性化が起りやすい。従って、
ＴＰＴ製作のプロセスでは、高温熱処理をソース。
ち、結晶粒の密度が増大して、最終的に大きな粒径が得
られない。最後に、高温熱処理により、結晶粒界に残留
したアモルファス成長を隣接した結晶成分と同じ方位の
結晶成分に変換し、粒界のトラップ密度を低減する。固
相成長後の粒界におけるアモルファス成分は、主として
、ゆがんだシリコン原子間の結合ネットワークから成り
、この結合ネットワークを結晶成分に変換するには、ダ
ングリングポ〉′トを結晶成分に変換するよりはるかに
大きなエネルギを要する。この熱処理温度は８００℃以
上であることが望ましい。また、膜中の不純物原子が存
在すると、膜中のストレスが大きくなり、シリコン原子
や不純物原子の再配列と活性化が起りやすい。従って、
ＴＰＴ製作のプロセスでは、高温熱処理をソース。
ゲート、ドレインに不純物が導入された後に行うことが
望ましい。
望ましい。
以下、本発明の実施例を第３図を用いて説明する。１０
０ｍｍ角の石英基板を用い、減圧ＣＶＤ法により５５０
℃の温度で８００人のアモルファスＳｉ膜を堆積する。
０ｍｍ角の石英基板を用い、減圧ＣＶＤ法により５５０
℃の温度で８００人のアモルファスＳｉ膜を堆積する。
６００℃、２０時間の窒素中での熱処理により固相成長
を行い、アモルファスシリコン膜をＰｏ１ｙ −Ｓ ｉ
膜に変換する。このとき平均粒径は約０−２μｍである
。ホトエッチ後にゲート絶縁膜を常圧ＣＶＤ法により４
８０℃で１０００人堆積する。次に、減圧ＣＶＤ法によ
り５．５０℃の温度で２０００人のゲート電極用アモル
ファスシリコン膜を堆積する。ホトエッチ工程の後に、
イオン打込み法により２０ＫｅＶのエネルギでリンを５
Ｘ １０ ”ｃｓ−２導入する。次に。
を行い、アモルファスシリコン膜をＰｏ１ｙ −Ｓ ｉ
膜に変換する。このとき平均粒径は約０−２μｍである
。ホトエッチ後にゲート絶縁膜を常圧ＣＶＤ法により４
８０℃で１０００人堆積する。次に、減圧ＣＶＤ法によ
り５．５０℃の温度で２０００人のゲート電極用アモル
ファスシリコン膜を堆積する。ホトエッチ工程の後に、
イオン打込み法により２０ＫｅＶのエネルギでリンを５
Ｘ １０ ”ｃｓ−２導入する。次に。
１０００℃、１時間、窒素中での熱処理によりリンを活
性化すると同時に多結晶シリコンの粒界におけるトラッ
プ密度を減少させる。このときのトラップ密度は約２．
ＯＸ １２１２ａ＋＋−２である。次に、ＡＱをスパッ
タ法により３０００人堆積する。ホトエッチ工程の後、
常圧ＣＶＤ法により、パシベーション５ｉＯｚ膜を６０
００人堆積する。コンタクト用のホトエッチ工程の後、
Ａｆｌをスパッタ法により６０００人堆積する。ホトエ
ッチ工程の後、透明電極（ＩＴＯ）を１０００人スパッ
タ法により堆積する。ホト工程の後、カラーフィルタと
偏光板を備えた他の１枚の石英基板とはり合わせる。二
枚の基板の間に液晶を封入して表示装置が完成する。本
製造方法によって得られたＴＰＴは、キャリア移動度：
４８ａＪ／Ｖｓ、逆方向リーク電流： ９．ＯＸ １０
−１３Ａ （Ｖｓｏ＝ ｌ ＯＶ、 Ｖｃ＝−５Ｖ、
Ｗ／Ｌ＝１．ｏ／１．０ μｍ）、Ｌきい電圧：３．Ｉ
Ｖである。本ＴＰＴ特性は画素部における液晶駆動用と
しても、また、周辺回路用としても十分である。
性化すると同時に多結晶シリコンの粒界におけるトラッ
プ密度を減少させる。このときのトラップ密度は約２．
ＯＸ １２１２ａ＋＋−２である。次に、ＡＱをスパッ
タ法により３０００人堆積する。ホトエッチ工程の後、
常圧ＣＶＤ法により、パシベーション５ｉＯｚ膜を６０
００人堆積する。コンタクト用のホトエッチ工程の後、
Ａｆｌをスパッタ法により６０００人堆積する。ホトエ
ッチ工程の後、透明電極（ＩＴＯ）を１０００人スパッ
タ法により堆積する。ホト工程の後、カラーフィルタと
偏光板を備えた他の１枚の石英基板とはり合わせる。二
枚の基板の間に液晶を封入して表示装置が完成する。本
製造方法によって得られたＴＰＴは、キャリア移動度：
４８ａＪ／Ｖｓ、逆方向リーク電流： ９．ＯＸ １０
−１３Ａ （Ｖｓｏ＝ ｌ ＯＶ、 Ｖｃ＝−５Ｖ、
Ｗ／Ｌ＝１．ｏ／１．０ μｍ）、Ｌきい電圧：３．Ｉ
Ｖである。本ＴＰＴ特性は画素部における液晶駆動用と
しても、また、周辺回路用としても十分である。
第４図に第二の実施例を示す。これは逆スタが構造のＴ
ＰＴである。基板に歪点８００℃のガラス板を用いる。
ＰＴである。基板に歪点８００℃のガラス板を用いる。
スパッタ法によりＣｒを２ｏ００人堆積した後、ホトエ
ッチによりパターニングする。次にゲート絶縁膜を常圧
ＣＶＤ法により１０００人堆積する。次にプラズマＣＶ
Ｄ法によりｉ層を２０００人堆積する。ここで、５５０
℃と８００℃の熱処理を、それぞれ、４０時間、５時間
行い。
ッチによりパターニングする。次にゲート絶縁膜を常圧
ＣＶＤ法により１０００人堆積する。次にプラズマＣＶ
Ｄ法によりｉ層を２０００人堆積する。ここで、５５０
℃と８００℃の熱処理を、それぞれ、４０時間、５時間
行い。
アモルファスシリコン膜を粒径が大で、かつ、トラップ
密度の低いＰｏ１ｙ −Ｓ ｉ膜に変換する。次に、プ
ラズマＣＶＤ法によりｎ十層を３００人堆積する。ホト
エッチ工程の後、ＣｒとＡＱ電電極スパッタ法により堆
積する。ホトエッチ工程でソース。
密度の低いＰｏ１ｙ −Ｓ ｉ膜に変換する。次に、プ
ラズマＣＶＤ法によりｎ十層を３００人堆積する。ホト
エッチ工程の後、ＣｒとＡＱ電電極スパッタ法により堆
積する。ホトエッチ工程でソース。
ドレインを形成してＴＰＴが完成する。本ＴＰＴは移動
度、 ４０ａＪ／Ｖ ｓ 、逆方向リーク電流、３ｘ
１ （）−１！Ａ なる値を示す。
度、 ４０ａＪ／Ｖ ｓ 、逆方向リーク電流、３ｘ
１ （）−１！Ａ なる値を示す。
本発明によればＴＰＴのキャリア移動度を向上させ、か
つ、逆方向リーク電流を低減させる効果がある。
つ、逆方向リーク電流を低減させる効果がある。
第１図は熱処理温度とＴＰＴのリーク電流との関係図、
第２図（ａ）は膜の堆積速度と膜の結晶化速度の温度依
存性を示す図、第２図（ｂ）は核発生速度（膜中および
界面）の温度依存性を示す図、第３図は第一の実施例に
おけるＴＰＴの断面構造図、第４図は第二の実施例にお
けるＴＰＴの断面構造図を示す。 １・・基板、２・ソース、３・・・ドレイン、４・・・
チャネル領域、５・・・ゲート絶縁膜、６・・・ゲート
電極、７・・パシベーション膜、８・・・ＡＱｔ＆極、
９・・・ＩＴＯ５１０・・・Ｃｒ電極、１１・・・ＡＱ
電電極不 １ ロ Ｔ（ｏＣ） 熱処理逼Ｘ、汗（ｋジ 第 ２７ （α） 丁（°Ｃ） （し） １０００／１ （ｋ−１ジ
第２図（ａ）は膜の堆積速度と膜の結晶化速度の温度依
存性を示す図、第２図（ｂ）は核発生速度（膜中および
界面）の温度依存性を示す図、第３図は第一の実施例に
おけるＴＰＴの断面構造図、第４図は第二の実施例にお
けるＴＰＴの断面構造図を示す。 １・・基板、２・ソース、３・・・ドレイン、４・・・
チャネル領域、５・・・ゲート絶縁膜、６・・・ゲート
電極、７・・パシベーション膜、８・・・ＡＱｔ＆極、
９・・・ＩＴＯ５１０・・・Ｃｒ電極、１１・・・ＡＱ
電電極不 １ ロ Ｔ（ｏＣ） 熱処理逼Ｘ、汗（ｋジ 第 ２７ （α） 丁（°Ｃ） （し） １０００／１ （ｋ−１ジ
Claims (1)
- 【特許請求の範囲】 １、絶縁性基板と該基板上に形成された半導体層とを有
する薄膜半導体装置の製造方法において、半導体層をア
モルファス状態で堆積した後、複数の熱処理工程でアモ
ルファス層を多結晶化する際、初めに低温熱処理工程を
施すことを特徴とする薄膜半導体装置の製造方法。 ２、請求項１において、半導体層の堆積温度が５９０℃
以下であることを特徴とする薄膜半導体装置の製造方法
。 ３、請求項１において、初めの熱処理温度が７００℃以
下であることを特徴とする薄膜半導体装置の製造方法。 ４、請求項１において、２回目以後の熱処理工程に８０
０℃以上の工程を含むことを特徴とする薄膜半導体装置
の製造方法。 ５、請求項１において、高温熱処理工程を半導体層中へ
の不純物を導入工程後にすることを特徴とする薄膜半導
体装置の製造方法。 ６、請求項１において、半導体層がシリコンであること
を特徴とする薄膜半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2190545A JPH0478172A (ja) | 1990-07-20 | 1990-07-20 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2190545A JPH0478172A (ja) | 1990-07-20 | 1990-07-20 | 薄膜半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0478172A true JPH0478172A (ja) | 1992-03-12 |
Family
ID=16259866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2190545A Pending JPH0478172A (ja) | 1990-07-20 | 1990-07-20 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0478172A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5792700A (en) * | 1996-05-31 | 1998-08-11 | Micron Technology, Inc. | Semiconductor processing method for providing large grain polysilicon films |
| US6242759B1 (en) | 1991-03-27 | 2001-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| CN106546638A (zh) * | 2015-09-23 | 2017-03-29 | 中国科学院宁波材料技术与工程研究所 | 能带缺陷密度分布的测试方法 |
-
1990
- 1990-07-20 JP JP2190545A patent/JPH0478172A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6242759B1 (en) | 1991-03-27 | 2001-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6337236B2 (en) | 1991-03-27 | 2002-01-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6589829B2 (en) | 1991-03-27 | 2003-07-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US5792700A (en) * | 1996-05-31 | 1998-08-11 | Micron Technology, Inc. | Semiconductor processing method for providing large grain polysilicon films |
| US6048781A (en) * | 1996-05-31 | 2000-04-11 | Micron Technology, Inc. | Semiconductor processing method for providing large grain polysilicon films |
| CN106546638A (zh) * | 2015-09-23 | 2017-03-29 | 中国科学院宁波材料技术与工程研究所 | 能带缺陷密度分布的测试方法 |
| CN106546638B (zh) * | 2015-09-23 | 2019-02-26 | 中国科学院宁波材料技术与工程研究所 | 能带缺陷密度分布的测试方法 |
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