JPH02283073A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02283073A JPH02283073A JP10504789A JP10504789A JPH02283073A JP H02283073 A JPH02283073 A JP H02283073A JP 10504789 A JP10504789 A JP 10504789A JP 10504789 A JP10504789 A JP 10504789A JP H02283073 A JPH02283073 A JP H02283073A
- Authority
- JP
- Japan
- Prior art keywords
- film
- amorphous
- laser annealing
- semiconductor device
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 33
- 238000005224 laser annealing Methods 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 5
- 238000010438 heat treatment Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 12
- 239000013078 crystal Substances 0.000 description 8
- 239000007790 solid phase Substances 0.000 description 6
- 239000012071 phase Substances 0.000 description 4
- 239000011521 glass Substances 0.000 description 2
- 238000001953 recrystallisation Methods 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、非結晶Ｓｉをチャネル層とするＭＯ８型トラ
ンジスタに関する。
ンジスタに関する。
［従来の技術］
近年、非結晶Ｓｉを使用したＭＯ８型ＴＦＴ （Ｔｈｉ
ｎ Ｆｉｌｍ 丁ｒａｎｓｉｓｔｏｒｓ）デバイスが、
液晶を用いた表示用デバイスや一次元のイメージセンサ
デバイスとして、量産されるようになってきた。しかし
、前記表示用デバイスでは、表示すイズの大型化や高精
細化などに対応するため、また、−次元のイメージセン
サデバイスでも、高密度化に対応するため、ＴＰＴ素子
の電気的特性の向上が要求されている。
ｎ Ｆｉｌｍ 丁ｒａｎｓｉｓｔｏｒｓ）デバイスが、
液晶を用いた表示用デバイスや一次元のイメージセンサ
デバイスとして、量産されるようになってきた。しかし
、前記表示用デバイスでは、表示すイズの大型化や高精
細化などに対応するため、また、−次元のイメージセン
サデバイスでも、高密度化に対応するため、ＴＰＴ素子
の電気的特性の向上が要求されている。
ＴＰＴ素子の電気的特性向上の手段には、チャネル層と
なる非結晶Ｓｉのグレインサイズを大きくする低温での
固相成長技術と、レーザアニール技術がある。また、チ
ャネル層の膜厚は薄いほうがＴＰＴの電気的特性がよい
ことも周知の事実である。しかし非結晶Ｓｉ膜はある程
度厚いほうが、前記固相成長やレーザアニールの時、大
きなグレインが成長することが解っている。従って従来
のＴＰＴ素子の製造ではチャネル層として１層の適当な
膜厚の非結晶Ｓｉ膜を用いていた。
なる非結晶Ｓｉのグレインサイズを大きくする低温での
固相成長技術と、レーザアニール技術がある。また、チ
ャネル層の膜厚は薄いほうがＴＰＴの電気的特性がよい
ことも周知の事実である。しかし非結晶Ｓｉ膜はある程
度厚いほうが、前記固相成長やレーザアニールの時、大
きなグレインが成長することが解っている。従って従来
のＴＰＴ素子の製造ではチャネル層として１層の適当な
膜厚の非結晶Ｓｉ膜を用いていた。
［発明が解決しようとする課題］
従来のＴＰＴ構造では、チャネル層とソース・ドレイン
領域となる非結晶ＳＬ膜は１層で形成されていたため、
レーザアニール技術や固相成長技術の特徴である非結晶
Ｓｉ膜の粒径の増大が、ＴＰＴの電気的特性の向上に十
分には寄与しなかった。
領域となる非結晶ＳＬ膜は１層で形成されていたため、
レーザアニール技術や固相成長技術の特徴である非結晶
Ｓｉ膜の粒径の増大が、ＴＰＴの電気的特性の向上に十
分には寄与しなかった。
即ち、ＴＰＴの電気的特性を向上させるためチャネル層
となる非結晶Ｓｉ膜の膜厚を薄くしたいという要求と、
前記粒径を増大させるため非結晶Ｓｉ膜の膜厚をある程
度厚くしたいという要求を同時に満たすことができない
という問題点を有する。
となる非結晶Ｓｉ膜の膜厚を薄くしたいという要求と、
前記粒径を増大させるため非結晶Ｓｉ膜の膜厚をある程
度厚くしたいという要求を同時に満たすことができない
という問題点を有する。
従って本発明はこの様な問題点を解決するもので、その
目的とするところは、チャネル層となる非結晶Ｓｉ膜が
薄くても結晶粒の大きいＴＰＴ素子およびその製造方法
を提供することにある。
目的とするところは、チャネル層となる非結晶Ｓｉ膜が
薄くても結晶粒の大きいＴＰＴ素子およびその製造方法
を提供することにある。
［課題を解決するための手段］
本発明において、前記課題を解決するための手段は、
（１）絶縁基板乃至絶縁膜上に、ソースおよびドレイン
となるべき第１の非結晶Ｓｉ膜と、チャネル層となる第
２の非結晶Ｓｉ膜と、ゲート絶縁膜と、ゲート電極とか
らなる半導体装置において、該第１の非結晶Ｓｉ膜の膜
厚が１０００Å以上で、且つ該第２の非結晶Ｓｉ膜の膜
厚が１０００Å以下であることを特徴とする。
となるべき第１の非結晶Ｓｉ膜と、チャネル層となる第
２の非結晶Ｓｉ膜と、ゲート絶縁膜と、ゲート電極とか
らなる半導体装置において、該第１の非結晶Ｓｉ膜の膜
厚が１０００Å以上で、且つ該第２の非結晶Ｓｉ膜の膜
厚が１０００Å以下であることを特徴とする。
（２）絶縁基板乃至絶縁膜上に、ソースおよびドレイン
となるべき第１の非結晶Ｓｉ膜を形成する工程と、次に
チャネル層となる第２の非結晶Ｓ１膜を基板全面に形成
する工程と、次に基板全面をレーザアニールする工程と
、次に前記第２の非結晶Ｓｉ膜を所望のバタンに形成す
る工程と、次にゲート絶縁膜を形成する工程と、次にゲ
ート電極を形成する工程とからなることを特徴とする。
となるべき第１の非結晶Ｓｉ膜を形成する工程と、次に
チャネル層となる第２の非結晶Ｓ１膜を基板全面に形成
する工程と、次に基板全面をレーザアニールする工程と
、次に前記第２の非結晶Ｓｉ膜を所望のバタンに形成す
る工程と、次にゲート絶縁膜を形成する工程と、次にゲ
ート電極を形成する工程とからなることを特徴とする。
（３）前記レーザアニールにおいて、レーザの波長が４
００ｎｍ以下であることを特徴とする。
００ｎｍ以下であることを特徴とする。
（４）前記レーザアニールの代わりに、６００±５０℃
の温度で３時間以上の熱処理を行うことを特徴とする。
の温度で３時間以上の熱処理を行うことを特徴とする。
【実施例］
本発明の詳細を実施例により以下に説明する。
第１図および第２図は本発明による実施例を説明するた
めの、ＴＰＴの断面図の一部を示している、第１図はレ
ーザアニールや低温での固相成長を行う工程の断面図を
示し、第２図は電極配線まで行ったＴＰＴ素子の断面構
造を示している。
めの、ＴＰＴの断面図の一部を示している、第１図はレ
ーザアニールや低温での固相成長を行う工程の断面図を
示し、第２図は電極配線まで行ったＴＰＴ素子の断面構
造を示している。
第１図において１０１はガラス基板、１０２はＴＰＴの
ソース・ドレインとなる第１の非結晶Ｓｉであり、１０
３はチャネル層となる第２の非結晶Ｓｉである。前記第
１の非結晶Ｓｉはソース・ドレイン領域に対応してバタ
ンニングされているが、前記第２の非結晶Ｓｉは基板全
面に成膜されており、バタンユング前の状態にある。低
温での同相成長やレーザアニールは第１図の状態で行う
。第１の非結晶５ｉｉｉｉの膜厚は約１０００人であり
、第２の非結晶Ｓｉ膜の膜厚は２００〜３００人である
。レーザアニルのとき、非結晶Ｓｉの膜厚が厚い領域で
は、レーザアニールのエネルギが吸収され易いため、他
の膜厚が薄い領域より高い温度になり、再結晶化も早く
始まる。前記膜厚が薄い領域は再結晶化が遅く始まり、
早く再結晶化された領域の影響を受け、前記第２の非結
晶Ｓｉ膜の結晶粒径は、最終的には前記第１の非結晶Ｓ
ｉ膜がなく第２の非結晶Ｓｉ膜膜層層場合に比べて大き
くなる。
ソース・ドレインとなる第１の非結晶Ｓｉであり、１０
３はチャネル層となる第２の非結晶Ｓｉである。前記第
１の非結晶Ｓｉはソース・ドレイン領域に対応してバタ
ンニングされているが、前記第２の非結晶Ｓｉは基板全
面に成膜されており、バタンユング前の状態にある。低
温での同相成長やレーザアニールは第１図の状態で行う
。第１の非結晶５ｉｉｉｉの膜厚は約１０００人であり
、第２の非結晶Ｓｉ膜の膜厚は２００〜３００人である
。レーザアニルのとき、非結晶Ｓｉの膜厚が厚い領域で
は、レーザアニールのエネルギが吸収され易いため、他
の膜厚が薄い領域より高い温度になり、再結晶化も早く
始まる。前記膜厚が薄い領域は再結晶化が遅く始まり、
早く再結晶化された領域の影響を受け、前記第２の非結
晶Ｓｉ膜の結晶粒径は、最終的には前記第１の非結晶Ｓ
ｉ膜がなく第２の非結晶Ｓｉ膜膜層層場合に比べて大き
くなる。
第３図〜第５図は従来技術によるＴＰＴ製造過程の一部
を示したものである。第３図は非結晶５ｉｆｆ３０２を
基板全面に成膜した状態であり、通常レーザアニールや
固相成長はこの状態で行われる。第４図は第３図に続い
て前記非結晶Ｓｉ膜が、ソース・ドレインおよびチャネ
ルとなるべき領域にバタンニングされていることを示し
ている（４０２）。第５図は第４図に続いてゲート絶縁
膜５０４が形成され、次【こゲート電極５０５が形成さ
れ、最終的に電極配線５０７まで形成されているＴＰＴ
の断面図を示している。ＴＰＴの電気的特性はチャネル
部Ｓｉの結晶粒径で決まる。チャネル部Ｓｉは、従来技
術では第３図３０２又は第４図４０２又は第５図５０２
であり、本発明では第１図１０３又は第２図２０３であ
る。両者チャネル部Ｓｉの結晶粒径は、レーザアニール
や同相成長を行うときの素子の断面構造の相違に関係し
ている。即ち第１図と第３図の相違である。
を示したものである。第３図は非結晶５ｉｆｆ３０２を
基板全面に成膜した状態であり、通常レーザアニールや
固相成長はこの状態で行われる。第４図は第３図に続い
て前記非結晶Ｓｉ膜が、ソース・ドレインおよびチャネ
ルとなるべき領域にバタンニングされていることを示し
ている（４０２）。第５図は第４図に続いてゲート絶縁
膜５０４が形成され、次【こゲート電極５０５が形成さ
れ、最終的に電極配線５０７まで形成されているＴＰＴ
の断面図を示している。ＴＰＴの電気的特性はチャネル
部Ｓｉの結晶粒径で決まる。チャネル部Ｓｉは、従来技
術では第３図３０２又は第４図４０２又は第５図５０２
であり、本発明では第１図１０３又は第２図２０３であ
る。両者チャネル部Ｓｉの結晶粒径は、レーザアニール
や同相成長を行うときの素子の断面構造の相違に関係し
ている。即ち第１図と第３図の相違である。
前記チャネル部Ｓｉの結晶粒径の相違について、レーザ
アニールについてはすでに前述した通りである。同相成
長の場合は、従来技術の第３図の状態では、非結晶Ｓ１
膜３０２の膜厚が均一のため同相成長がランダムに起こ
るが、本発明による第１図の場合は非結晶Ｓｉ膜１０２
が存在する膜厚が厚い領域から結晶成長が始まり、非結
晶５ｉｆｉ１０３だけが存在するチャネル領域は、前記
１０２で始まった結晶成長によって結晶化が進む。した
がってチャネル部Ｓｉの最終的な結晶粒径は、本発明に
よる第１図又は第２図のほうが従来技術である第３図な
いし第５図より大きくなる。
アニールについてはすでに前述した通りである。同相成
長の場合は、従来技術の第３図の状態では、非結晶Ｓ１
膜３０２の膜厚が均一のため同相成長がランダムに起こ
るが、本発明による第１図の場合は非結晶Ｓｉ膜１０２
が存在する膜厚が厚い領域から結晶成長が始まり、非結
晶５ｉｆｉ１０３だけが存在するチャネル領域は、前記
１０２で始まった結晶成長によって結晶化が進む。した
がってチャネル部Ｓｉの最終的な結晶粒径は、本発明に
よる第１図又は第２図のほうが従来技術である第３図な
いし第５図より大きくなる。
［発明の効果］
本発明によれば、２００〜３００人程度の薄い非結晶Ｓ
ｉ膜でも、レーザアニール技術や固相成長成技術により
、より大きなグレインサイズにすることができ、従って
電気的特性の優れたＴＰＴ素子を製造することができる
。
ｉ膜でも、レーザアニール技術や固相成長成技術により
、より大きなグレインサイズにすることができ、従って
電気的特性の優れたＴＰＴ素子を製造することができる
。
第１図および第２図は本発明によるＴＰＴの断面図。第
３図〜第５図は従来技術によるＴＰＴの断面図。 １０１．２０１．３０１．４０１ 、５０１ ・ ・
・ガラス基板 １０２．２０２．３０２．４０２．５０２・・非結晶５
ｉ １０３．２０３・・・非結晶５ｉ ２０４．５０４・・・ゲート絶縁膜 以上 出願人セイコーエプソン株式会社 代理人弁理土鈴木喜三部（他１名）
３図〜第５図は従来技術によるＴＰＴの断面図。 １０１．２０１．３０１．４０１ 、５０１ ・ ・
・ガラス基板 １０２．２０２．３０２．４０２．５０２・・非結晶５
ｉ １０３．２０３・・・非結晶５ｉ ２０４．５０４・・・ゲート絶縁膜 以上 出願人セイコーエプソン株式会社 代理人弁理土鈴木喜三部（他１名）
Claims (4)
- （１）絶縁基板乃至絶縁膜上に、ソースおよびドレイン
となるべき第１の非結晶Ｓｉ膜と、チャネル層となる第
２の非結晶Ｓｉ膜と、ゲート絶縁膜と、ゲート電極とか
らなる半導体装置において、該第１の非結晶Ｓｉ膜の膜
厚が１０００Å以上で、且つ該第２の非結晶Ｓｉ膜の膜
厚が１０００Å以下であることを特徴とする半導体装置
。 - （２）絶縁基板乃至絶縁膜上に、ソースおよびドレイン
となるべき第１の非結晶Ｓｉ膜を形成する工程と、次に
チャネル層となる第２の非結晶Ｓｉ膜を基板全面に形成
する工程と、次に基板全面をレーザアニールする工程と
、次に前記第２の非結晶Ｓｉ膜を所望のパタンに形成す
る工程と、次にゲート絶縁膜を形成する工程と、次にゲ
ート電極を形成する工程とからなることを特徴とする半
導体装置の製造方法。 - （３）前記レーザアニールにおいて、レーザの波長が４
００ｎｍ以下であることを特徴とする請求項２記載の半
導体装置の製造方法。 - （４）前記レーザアニールの代わりに、６００±５０℃
の温度で３時間以上の熱処理を行うことを特徴とする請
求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1105047A JP2689596B2 (ja) | 1989-04-25 | 1989-04-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1105047A JP2689596B2 (ja) | 1989-04-25 | 1989-04-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02283073A true JPH02283073A (ja) | 1990-11-20 |
| JP2689596B2 JP2689596B2 (ja) | 1997-12-10 |
Family
ID=14397085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1105047A Expired - Fee Related JP2689596B2 (ja) | 1989-04-25 | 1989-04-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2689596B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05175504A (ja) * | 1991-12-20 | 1993-07-13 | Mitsubishi Electric Corp | 電界効果型半導体装置 |
| US6025217A (en) * | 1994-11-24 | 2000-02-15 | Sony Corporation | Method of forming polycrystalline semiconductor thin film |
| US6815269B2 (en) * | 2002-05-08 | 2004-11-09 | Nec Lcd Technologies, Ltd. | Thin-film transistor and method for manufacturing the same |
| US7745822B2 (en) | 2003-06-27 | 2010-06-29 | Nec Corporation | Thin film transistor and thin film transistor substrate including a polycrystalline semiconductor thin film having a large heat capacity part and a small heat capacity part |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6239068A (ja) * | 1985-08-14 | 1987-02-20 | Sony Corp | 半導体装置の製造方法 |
-
1989
- 1989-04-25 JP JP1105047A patent/JP2689596B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6239068A (ja) * | 1985-08-14 | 1987-02-20 | Sony Corp | 半導体装置の製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05175504A (ja) * | 1991-12-20 | 1993-07-13 | Mitsubishi Electric Corp | 電界効果型半導体装置 |
| US6025217A (en) * | 1994-11-24 | 2000-02-15 | Sony Corporation | Method of forming polycrystalline semiconductor thin film |
| US6815269B2 (en) * | 2002-05-08 | 2004-11-09 | Nec Lcd Technologies, Ltd. | Thin-film transistor and method for manufacturing the same |
| US7745822B2 (en) | 2003-06-27 | 2010-06-29 | Nec Corporation | Thin film transistor and thin film transistor substrate including a polycrystalline semiconductor thin film having a large heat capacity part and a small heat capacity part |
| US8017507B2 (en) | 2003-06-27 | 2011-09-13 | Nec Corporation | Method of manufacturing a polycrystalline semiconductor thin film |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2689596B2 (ja) | 1997-12-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6500736B2 (en) | Crystallization method of amorphous silicon | |
| JPH11251600A5 (ja) | ||
| KR100756971B1 (ko) | 박막 트랜지스터(tft)를 제조하는 방법, 이러한 방법에 의해 제조된 tft, 및 이러한 tft를 포함하는 능동 매트릭스 디바이스 | |
| JP2638869B2 (ja) | 半導体素子の製造方法 | |
| JPH02283073A (ja) | 半導体装置の製造方法 | |
| JP2800743B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3284899B2 (ja) | 半導体素子及びその製造方法 | |
| JPH10209467A (ja) | 薄膜半導体装置 | |
| JPH06260644A (ja) | 半導体装置の製造方法 | |
| JP3109650B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPS6148976A (ja) | 薄膜トランジスタ | |
| JPH0541519A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH03291972A (ja) | Ｍｏｓ型薄膜トランジスタ | |
| JPH0355829A (ja) | 半導体装置の製造方法 | |
| JPH10303427A (ja) | 半導体装置の作製方法及び半導体装置用基板の作製方法 | |
| JPH01276617A (ja) | 半導体装置の製造方法 | |
| JPS61127117A (ja) | 多結晶半導体薄膜の形成方法 | |
| JPH04293242A (ja) | 薄膜トランジスタの製造方法 | |
| JPS63221610A (ja) | 薄膜半導体装置の製造方法 | |
| JPH0478172A (ja) | 薄膜半導体装置の製造方法 | |
| JPH0272614A (ja) | 半導体装置の製造方法 | |
| JPH02252269A (ja) | 半導体装置 | |
| JPS63108A (ja) | 半導体素子の製造方法 | |
| JPH04243137A (ja) | 半導体装置の製造方法 | |
| KR0140735B1 (ko) | 반도체 소자 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070829 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080829 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |