JPH0478211B2 - - Google Patents

Description

【発明の詳細な説明】 （技術分野） 本発明は、半導体リレー回路に関するものであ
り、さらに詳しくは、光結合によるアイソレーシ
ヨンを利用した半導体リレー回路に関するもので
ある。

（背景技術） 従来、フオトカツプラとMOSFETとを組み合
わせた半導体リレー回路が提案されている。この
従来例にあつては、例えば、リレーの入力端子に
LEDを接続し、このLEDからの光をフオトダイ
オードアレイにて受光し、フオトダイオードアレ
イの両端に発生した電圧を、MOSFETのゲー
ト・ソース間に印加すると共に、MOSFETのソ
ース・ドレイン間をリレーの出力端子としていた
ものである。

しかしながら、このような方式の半導体リレー
回路において、高速スイツチング特性を実現する
ためには、光信号が出力された時には、この光信
号を受けた受光素子に発生した電気信号にて、ス
イツチング素子の制御端子電圧を素早く上昇させ
ると共に、光信号が遮断された時には、スイツチ
ング素子の制御端子に蓄積されていた電荷を、速
やかに放電させて制御端子電圧を素早く降下させ
る必要があつた。このため、この種の半導体リレ
ー回路では、上記の動作を実現するために種々の
制御回路が付加されてきたが、回路構成が複雑で
高価なものとなつたり、逆に回路構成が簡単すぎ
て十分な効果を期待できないものが多かつた。

そこで、本発明者らは、制御回路として必要な
条件は、リレーの出力端子間をスイツチングする
素子の制御端子に蓄積された電荷の充放電を高速
に行うことであるとの認識の下に、このような制
御回路の構成要素として適する素子を種々検討し
た結果、試行錯誤の末、近年開発された絶縁ゲー
トプレーナサイリスタ（IGT：Insulated−Gate
Planar Thyristor）が極めて有効な素子である
ことを見出した。

（発明の目的） 本発明は、上述のような知見に基づいてなされ
たものであり、その目的とするところは、スイツ
チング素子の制御電圧の充放電を速やかに行うた
めの制御回路を備え、高速スイツチングを可能と
した半導体リレー回路を絶縁ゲートプレーナサイ
リスタを用いた簡単な回路構成で実現することに
ある。

（発明の開示） 基本構成 本発明に係る半導体リレー回路は、第１図に示
されるように、一対の入力端子８，９と、前記入
力端子８，９に接続された発光素子１と、前記発
光素子１の光信号を受けて電気信号を出力する受
光素子２と、受光素子２の両端に接続された抵抗
４と、前記受光素子２の陽極に陽極が接続された
ダイオード３と、前記ダイオード３の陰極に接続
されたＰチヤンネルMOSFETと前記受光素子２
の陰極に接続されたＮチヤンネルMOSFETとを
直列接続して成り、前記受光素子２の陽極に前記
各MOSFETのゲート端子を接続されたCMOSイ
ンバータ５と、アノード端子が前記ダイオード３
の陰極に、カソード端子が前記受光素子２の陰極
に、ゲート端子が前記CMOSインバータ５にお
ける前記各MOSFETの直列接続点に接続された
絶縁ゲートプレーナサイリスタ６と、前記ダイオ
ード３の陰極と前記受光素子２の陰極との間に制
御端子を接続され、制御端子間に印加される電圧
に応じて通電端子間のインピーダンスが変化する
スイツチング素子７と、スイツチング素子７の通
電端子に接続された一対の出力端子１０，１１と
を備えて成るものである。

以下、本発明の実施例について説明する。

実施例 １ 第１図は本発明の一実施例の回路図である。本
実施例においては、スイツチング素子７として、
Ｎチヤンネルのエンハンスメントモードの
DMOSFETが使用されている。実施例回路にお
いて、受光素子２の陽極はダイオード３を介して
スイツチング素子７のゲート端子に接続され、陰
極はスイツチング素子７のソース端子に接続され
ている。スイツチング素子７は、ドレイン端子が
リレーの出力端子１０として、また、ソース端子
がリレーの出力端子１１として用いられ、スイツ
チング素子７がオフ状態のときに、出力端子１０
が出力端子１１に対して正電位に保たれた状態で
使用され、オン状態のときに、一方の出力端子１
０から他方の出力端子１１に向けて電流を流すよ
うに動作する。さらに、スイツチング素子７の基
板はソース端子に接続されている。

絶縁ゲートプレーナサイリスタ６（以下、単に
IGT６という）の構造及び基本動作については、
例えば、IEEE TRANSACTIONS ON
ELECTRON DEVICES VOL.ED−27，NO.2，
FEBRUARY 1980等に開示されているが、ここ
で簡単に説明しておく。IGT６は第２図に示すよ
うな構造を有しており、その等価回路は第３図に
示すようになる。第２図及び第３図において、Ａ
はアノード端子、Ｋはカソード端子、Ｇはゲート
端子である。第２図に示されるように、Ｎ型半導
体バルクの一方の面は、Ｐ型に強くドープされ、
このＰ型領域にアノード端子Ａを接続されてい
る。また、Ｎ型半導体バルクの他方の面には、一
対のＰ型に弱くドープされた領域を作り、その中
心部をＰ型に強くドープし、Ｐ型に強くドープさ
れた領域とＰ型に弱くドープされた領域とに亘る
部分をＮ型に強くドープし、このＮ型に強くドー
プされた領域にアルミ電極を蒸着し、カソード端
子Ｋとしてある。Ｐ型に弱くドープされた領域と
Ｎ型半導体バルクとに亘る部分の表面には、薄い
絶縁層を介してゲート電極が配置されており、こ
のゲート電極はゲート端子Ｇに接続されている。

この第２図に示される構造の等価回路は、第３
図に示されるように、PNPトランジスタと、
NPNトランジスタとをサイリスタ構造となるよ
うに接続し、NPNトランジスタの両端間にＮチ
ヤンネルMOSFETを並列接続した回路となる。
すなわち、PNPトランジスタのベース及びコレ
クタは、それぞれ、NPNトランジスタのコレク
タ及びベースに接続され、PNPトランジスタの
エミツタは、IGT６のアノード端子Ａに接続さ
れ、NPNトランジスタのエミツタは、IGT６の
カソード端子Ｋに接続される。NPNトランジス
タのコレクタ及びエミツタは、それぞれ、Ｎチヤ
ンネルMOSFETのドレイン及びソースに接続さ
れている。ＮチヤンネルMOSFETのソースは基
板端子と共通接続されており、ゲートはIGT６の
ゲート端子Ｇに接続されている。なお、Ｒ１，Ｒ
２は寄生抵抗である。

以下、本実施例の動作を説明する。

まず、IGT６の動作について説明する。アノー
ド端子Ａがカソード端子Ｋに対して正の電位とな
るように電圧が印加されている場合において、ゲ
ート端子Ｇがカソード端子Ｋと同じ電位であると
きには、ＮチヤンネルMOSFETが導通せず、ま
た、PNPトランジスタもゼロバイアス状態であ
るので導通せず、このため、NPNトランジスタ
にはベース電流が流れない。したがつて、IGT６
のアノード・カソード間は非導通状態となつてい
る。次に、ゲート端子Ｇがカソード端子Ｋに対し
て所定のスレシヨルド電圧以上の正電圧レベルに
なつて、ＮチヤンネルMOSFETが導通したとき
には、IGT６内のPNPトランジスタのエミツ
タ・ベース間に電流が流れる。これによつて、
PNPトランジスタが導通すると、NPNトランジ
スタにベース電流が流れ、NPNトランジスタも
導通する。NPNトランジスタが導通することに
より、PNPトランジスタのベース電流路が確保
され、サイリスタ現象によりIGT６のアノード・
カソード間は導通状態となる。

次に、第１図回路の全体動作について説明す
る。第１図の回路において、入力端子８，９間
に、外部回路によつて電圧が印加されると、発光
素子１が光信号を出力する。受光素子２はこの光
信号を受けて電気信号を発生し、抵抗４の両端に
電圧信号を発生させる。この電圧信号はダイオー
ド３の陽極，陰極を介して、Ｎチヤンネルのエン
ハンスメントモードのDMOSFETよりなるスイ
ツチング素子７の制御端子に印加される。このと
き、ダイオード３は順方向にバイアスされている
ので、CMOSインバータ５におけるＰチヤンネ
ルMOSFETのゲート・ソース間は逆バイアスさ
れており、このＰチヤンネルMOSFETは導通し
ない。一方、CMOSインバータ５におけるＮチ
ヤンネルMOSFETのゲート・ソース間は順バイ
アスされており、このＮチヤンネルMOSFETは
導通する。したがつて、IGT６のゲート端子Ｇは
カソード端子Ｋと同じ電位となつている。このた
め、スイツチング素子７のゲート・ソース間は高
インピーダンスとなつており、スイツチング素子
７のゲート・ソース間電圧は受光素子２からの出
力により急速に上昇する。このとき、ゲート・ソ
ース間電圧がDMOSFETよりなるスイツチング
素子７のスレシヨルド電圧を越えることによつ
て、スイツチング素子７のドレイン・ソース間は
低インピーダンス状態となる。

次に、入力端子８，９間の電圧が除去されて、
発光素子１の光信号が遮断されると、受光素子２
による電気信号の発生は停止される。このとき、
受光素子２の電荷は抵抗４を介して放電され、受
光素子２の両端電圧は急速に低下する。一方、ス
イツチング素子７の制御端子に蓄積された電荷
は、ダイオード３によつて逆流を阻止されている
ので、ダイオード３を介する経路で放電されるこ
とはない。したがつて、CMOSインバータ５に
おけるＰチヤンネルMOSFETのソース電位はゲ
ート電位よりも高くなり、Ｐチヤンネル
MOSFETのソース・ドレイン間インピーダンス
が低下する。一方、CMOSインバータ５におけ
るＮチヤンネルMOSFETのゲート電位はソース
電位と同じレベルまで低下しているので、このＮ
チヤンネルMOSFETのソース・ドレイン間イン
ピーダンスが高くなる。これによつて、IGT６の
ゲート端子Ｇの電圧が上昇する。この電圧がIGT
６内のＮチヤンネルMOSFETのスレシヨルド電
圧よりも高くなると、このＮチヤンネル
MOSFETが導通する。これにより、スイツチン
グ素子７のゲート・ソース間に蓄積された電荷の
一部が第３図の等価回路に示すIGT６のアノード
端子Ａから寄生抵抗Ｒ１、さらには、Ｎチヤンネ
ルMOSFETのドレイン・ソース間を通してカソ
ード端子Ｋへと流れる。この電流により、寄生抵
抗Ｒ１の両端に発生した電圧が、第３図の等価回
路に示すPNPトランジスタの導通電圧以上にな
ると、該PNPトランジスタは導通状態となる。
前記PNPトランジスタのコレクタ電流が寄生抵
抗Ｒ２を通つてカソード端子Ｋまで流れることに
より、寄生抵抗Ｒ２の両端に発生する電圧が、第
３図に示すNPNトランジスタの導通電圧を越え
ると、該NPNトランジスタも導通状態となる。
第３図に示すPNP及びNPN両トランジスタが導
通状態となると、この２つのトランジスタはサイ
リスタ構造を形成することになり、IGT６のアノ
ード・カソード間が導通する。このため、スイツ
チング素子７の制御端子に蓄積された電荷は急速
に放電される。スイツチング素子７のスレシヨル
ド電圧を、IGT６の導通時におけるアノード・カ
ソード間の電圧降下分以上に設定しておけば、ス
イツチング素子７の制御端子における蓄積電荷の
放電によりスイツチング素子７のドレイン・ソー
ス間は急速に高インピーダンス状態となる。

本実施例にあつては、このようにエンハンスメ
ントモードのスイツチング素子７のゲート端子を
速やかに充電し、かつ蓄積された電荷を急速に放
電できるから、高速なオン・オフが可能な常開型
（ノーマリー・オフ型）の半導体リレー回路を実
現することができる。

実施例 ２ 第４図は本発明の他の実施例の回路図、第５図
は同上に用いる絶縁ゲートプレーナサイリスタの
断面図、第６図は同上の等価回路を示す回路図で
ある。本実施例にあつては、IGT６にＮ型半導体
バルク端子Ｂ１を備えている。すなわち、第５図
の断面構造に示すように、Ｎ型半導体バルクの一
部は、Ｎ型に強くドープされて、アルミ電極を蒸
着され、バルク端子Ｂ１を接続されている。この
バルク端子Ｂ１は、第６図の等価回路に示すよう
に、NPNトランジスタのコレクタに接続されて
いる。第４図に示すように、IGT６のバルク端子
Ｂ１とアノード端子Ａとの間に、第２の抵抗１２
を接続することにより、第６図の等価回路に示す
ＮチヤンネルMOSFETが導通した後に、PNPト
ランジスタを導通状態にさせる時のＮチヤンネル
MOSFETのドレイン電流を、第２図に示す寄生
抵抗Ｒ１によらずに制御することができる。その
他の構成及び動作については、実施例１と同様で
ある。

実施例 ３ 第７図は本発明のさらに他の実施例の回路図、
第８図は同上に用いる絶縁ゲートプレーナサイリ
スタの断面図、第９図は同上の等価回路を示す回
路図である。本実施例にあつては、IGT６にＰ型
半導体端子Ｂ２を備えている。すなわち、第８図
の断面構造に示すように、Ｐ型に強くドープされ
た部分には、アルミ電極を蒸着され、Ｐ型半導体
端子Ｂ２を接続されている。このＰ型半導体端子
Ｂ２は、第９図の等価回路に示すように、PNP
トランジスタのコレクタに接続されている。第７
図に示すように、IGT６のＰ型半導体端子Ｂ２と
カソード端子Ｋとの間に、第２の抵抗１２を接続
することにより、第９図の等価回路に示すＮチヤ
ンネルMOSFETとPNPトランジスタが導通した
後に、NPNトランジスタを導通状態にさせる時
のPNPトランジスタのコレクタ電流を、第２図
に示す寄生抵抗Ｒ２によらずに制御することがで
きる。その他の構成及び動作については、実施例
１と同様である。

なお、出力用のスイツチング素子７はＮチヤン
ネルに限定されるものではなく、ゲートとソース
の接続を逆にして、Ｐチヤンネルのスイツチング
素子を用いても良い。同様に、スイツチング素子
７はエンハンスメントモードに限定されるもので
はなく、デプリーシヨンモードであつても良く、
この場合、常閉型（ノーマリー・オン型）の半導
体リレー回路を実現することができる。

さらに、上記各実施例にあつては、直流リレー
を構成する場合についてのみ説明したが、交流リ
レーを構成することも可能であり、例えば、スイ
ツチング素子７として一対のMOSFETのゲー
ト・ソース間を共通接続して、これをスイツチン
グ素子７の制御端子とし、各MOSFETのドレイ
ンを通電端子とすれば、交流をスイツチングする
リレーを実現することができる。

（発明の効果） 本発明は上述のように、絶縁ゲートプレーナサ
イリスタを、スイツチング素子の制御端子間に接
続されるようにしたので、サイリスタが一旦オン
になると、自己保持作用により、スイツチング素
子の制御端子間の電荷をほぼ完全に放電させるこ
とができ、したがつて、蓄積電荷の急速な放電が
可能であり、また、サイリスタのゲート端子にト
リガー電圧を与えるためのCMOSインバータに
おけるＰチヤンネルMOSFETのゲート・ソース
間にはダイオードが接続されており、発光素子か
らの光信号により受光素子に電気信号が発生した
ときには、ＰチヤンネルMOSFETが逆バイアス
状態となるので、サイリスタが導通することはな
く、しかも、この状態においてはCMOSインバ
ータにおけるＮチヤンネルMOSFETにより前記
サイリスタのゲート端子がカソード端子と同じ電
圧レベルにプルダウンされているので、サイリス
タが不用意にターンオンされることはなく、スイ
ツチング素子の制御端子間を確実に高インピーダ
ンスにして制御端子に速やかに充電を行うことが
でき、したがつて、簡単な構成でありながら、極
めて高速度のスイツチングを実現することができ
るという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は
同上に用いる絶縁ゲートプレーナサイリスタの断
面図、第３図は同上の等価回路を示す回路図、第
４図は本発明の他の実施例の回路図、第５図は同
上に用いる絶縁ゲートプレーナサイリスタの断面
図、第６図は同上の等価回路を示す回路図、第７
図は本発明のさらに他の実施例の回路図、第８図
は同上に用いる絶縁ゲートプレーナサイリスタの
断面図、第９図は同上の等価回路を示す回路図で
ある。 １は発光素子、２は受光素子、３はダイオー
ド、４は抵抗、５はCMOSインバータ、６は
IGT、７はスイツチング素子、８，９は入力端
子、１０，１１は出力端子である。

Claims (1)

【特許請求の範囲】
1. １ 一対の入力端子と、前記入力端子に接続され
   た発光素子と、前記発光素子の光信号を受けて電
   気信号を出力する受光素子と、受光素子の両端に
   接続された抵抗と、前記受光素子の陽極に陽極が
   接続されたダイオードと、前記ダイオードの陰極
   に接続されたＰチヤンネルMOSFETと前記受光
   素子の陰極に接続されたＮチヤンネルMOSFET
   とを直列接続して成り、前記受光素子の陽極に前
   記各MOSFETのゲート端子を接続されたCMOS
   インバータと、アノード端子が前記ダイオードの
   陰極に、カソード端子が前記受光素子の陰極に、
   ゲート端子が前記CMOSインバータにおける前
   記各MOSFETの直列接続点に接続された絶縁ゲ
   ートプレーナサイリスタと、前記ダイオードの陰
   極と前記受光素子の陰極との間に制御端子を接続
   され、制御端子間に印加される電圧に応じて通電
   端子間のインピーダンスが変化するスイツチング
   素子と、スイツチング素子の通電端子に接続され
   た一対の出力端子とを備えて成ることを特徴とす
   る半導体リレー回路。