JPH0411125B2

JPH0411125B2 -

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Publication number: JPH0411125B2
Application number: JP61014515A
Authority: JP
Priority date: 1986-01-25
Filing date: 1986-01-25
Publication date: 1992-02-27
Also published as: JPS62172812A

Description

【発明の詳細な説明】（技術分野）本発明は、半導体リレー回路に関するものであ
り、さらに詳しくは、光結合によるアイソレーシ
ヨンを利用した半導体リレー回路に関するもので
ある。

（背景技術）従来、フオトカツプラとMOSFETとを組み合
わせた半導体リレー回路が提案されている。この
従来例にあつては、例えば、リレーの入力端子に
LEDを接続し、このLEDからの光をフオトダイ
オードアレイにて受光し、フオトダイオードアレ
イの両端に発生した電圧を、MOSFETのゲー
ト・ソース間に印加すると共に、MOSFETのソ
ース・ドレイン間をリレーの出力端子としていた
ものである。

しかしながら、このような方式の半導体リレー
回路において、高速スイツチング特性を実現する
ためには、光信号が出力された時には、この光信
号を受けた受光素子に発生した電気信号にて、ス
イツチング素子の制御端子電圧を素早く上昇させ
ると共に、光信号が遮断された時には、スイツチ
ング素子の制御端子に蓄積されていた電荷を、速
やかに放電させて制御端子電圧を素早く降下させ
る必要があつた。このため、この種の半導体リレ
ー回路では、上記の動作を実現するために種々の
制御回路が付加されてきたが、回路構成が複雑で
高価なものとなつたり、逆に回路構成が簡単すぎ
て十分な効果を期待できないものが多かつた。

そこで、本発明者らは、制御回路として必要な
条件は、リレーの出力端子間をスイツチングする
素子の制御端子に蓄積された電荷の充放電を高速
に行なうことであるとの認識の下に、このような
制御回路の構成要素として適する素子を種々検討
した結果、試行錯誤の末、近年開発された絶縁ゲ
ートプレーナサイリスタ（IGT：Insulated−
Gate Planar Thyristor）が極めて有効な素子で
あることを見出した。

（発明の目的）本発明は、上述のような知見に基づいてなされ
たものであり、その目的とするところは、スイツ
チング素子の制御電圧の充放電を速やかに行なう
ための制御回路を供え、高速スイツチングを可能
とした半導体リレー回路を絶縁ゲートプレーナサ
イリスタを用いた簡単な回路構成で実現すること
にある。

（発明の開示）基本構成第１図は、本発明の基本構成を示す回路図であ
る。本発明に係る半導体リレー回路においては、
この第１図に示されるように、一対の入力端子１
０，１１と、前記入力端子１０，１１に接続され
た発光素子１と、前記発光素子１の光信号を受け
て、電気信号を出力する受光素子２と、受光素子
２の両端間に接続された第１の抵抗４と、前記受
光素子２の陽極に陽極が接続されたダイオード３
と、ソース及びＮ型基板が前記ダイオード３の陰
極に接続されゲートが前記ダイオード３の陽極に
接続された第１のＰチヤンネルMOSFET５と、
アノード端子が前記ダイオード３の陰極に接続さ
れ、カソード端子が前記受光素子２の陰極に接続
され、ゲート端子が第１のＰチヤンネル
MOSFET５のドレインに接続された絶縁ゲート
プレーナサイリスタ６と、ソース端子が前記ダイ
オード３の陽極に接続され、ゲート端子が前記受
光素子２の陰極に接続され、ドレイン素子が前記
絶縁ゲートプレーナサイリスタ６のＮ型半導体バ
ルク層に接続され、Ｎ型基板が前記ダイオード３
の陰極に接続された第２のＰチヤンネル
MOSFET７と、前記絶縁ゲートプレーナサイリ
スタ６のゲート端子とカソード端子の間に接続さ
れた第２の抵抗８と、前記ダイオード３の陰極と
前記受光素子２の陰極との間に制御端子を接続さ
れ、制御端子間に印加される電圧に応じて通電端
子間のインピーダンスが変化するスイツチング素
子９と、スイツチング素子９の通電端子に接続さ
れた一対の出力端子１２，１３とを備えるもので
ある。なお、第２のＰチヤンネルMOSFET７の
ゲートは受光素子２の陰極に実質的に接続されて
いればよく、絶縁ゲートプレーナサイリスタ６の
ゲートにＰチヤンネルMOSFET７のゲートを接
続して、抵抗８を介してＰチヤンネルMOSFET
７のゲートが受光素子２の陰極に接続されるよう
にしてもよい。

絶縁ゲートプレーナサイリスタ６（以下、単に
IGT６という）の構造及び基本動作については、
例えば、IEEE TRANSACTIONS ON
ELECTRON DEVICES VOL.ED−27、No.２、
FEBRUARY 1980等に開示されているが、ここ
で簡単に説明しておく。IGT６は第２図に示すよ
うな構造を有しており、その等価回路は第３図に
示すようになる。第２図及び第３図において、Ａ
はアノード端子、Ｋはカソード端子、Ｇはゲート
端子、ＢはＮ型半導体バルク端子である。第２図
に示されるように、Ｎ型半導体バルクの一方の面
は、Ｐ型に強くドープされ、このＰ型領域にアノ
ード端子Ａを接続されている。また、Ｎ型半導体
バルクの他方の面には、一対のＰ型に弱くドープ
された領域を作り、その中心部をＰ型に強くドー
プし、Ｐ型に強くドープされた領域とＰ型に弱く
ドープされた領域とに亘る部分をＮ型に強くドー
プし、このＮ型に強くドープされた領域にアルミ
電極を蒸着し、カソード端子Ｋとしてある。Ｐ型
に弱くドープされた領域とＮ型半導体バルクとに
亘る部分の表面には、薄い絶縁層を介してゲート
電極が配置されており、このゲート電極はゲート
端子Ｋに接続されている。また、Ｎ型半導体バル
クの一部は、Ｎ型に強くドープされて、アルミ電
極を蒸着され、バルク端子Ｂを接続されている。

この第２図に示される構造の等価回路は、第３
図に示されるように、PNPトランジスタと、
NPNトランジスタとをサイリスタ構造となるよ
うに接続し、NPNトランジスタの両端間にＮチ
ヤンネルMOSFETを並列接続した回路となる。
すなわち、PNPトランジスタのベース及びコレ
クタは、それぞれ、NPNトランジスタのコレク
タ及びベースに接続され、PNPトランジスタの
エミツタは、IGT６のアノード端子Ａに接続さ
れ、NPNトランジスタのエミツタは、IGT６の
カソード端子Ｋに接続される。NPNトランジス
タのコレクタ及びエミツタは、それぞれ、Ｎチヤ
ンネルMOSFETのドレイン及びソースに接続さ
れている。ＮチヤンネルMOSFETのソースは基
板端子と共通されており、ゲートはIGT６のゲー
ト端子Ｇに接続されている。さらに、NPNトラ
ンジスタのコレクタはバルク端子Ｂに接続されて
いる。

作用まず、IGT６の動作について説明する。アノー
ド端子Ａがカソード端子Ｋに対して正の電位とな
るように電圧が印加されている場合において、ゲ
ート端子Ｇがカソード端子Ｋと同じ電位で、バル
ク端子Ｂがアノード端子Ａと同じ電位か、または
アノード端子Ａよりも高い電位であるときには、
ＮチヤンネルMOSFETが導通せず、また、PNP
トランジスタもゼロバイアス、または、逆バイア
ス状態であるので導通せず、このため、NPNト
ランジスタにはベース電流が流れない。したがつ
て、IGT６のアノード・カソード間は非導通状態
となつている。次に、バルク端子Ｂがアノード端
子Ａよりも低い電位になるか、または、ゲート端
子Ｇがカソード端子Ｋに対して所定のスレシヨル
ド電圧V_TH1以上の正電圧レベルになつて、Ｎチヤ
ンネルMOSFETが導通したときには、IGT６内
のPNPトランジスタのエミツタ・ベース間に電
流が流れる。これによつて、PNPトランジスタ
が導通すると、NPNトランジスタにベース電流
が流れ、NPNトランジスタも導通する。NPNト
ランジスタが導通することにより、PNPトラン
ジスタのベースの電流路が確保され、サイリスタ
現象によりIGT６のアノード・カソード間は導通
状態となる。このように、IGT６は通常のサイリ
スタに比べると、バルク端子Ｂを有しており、こ
のバルク端子Ｂをアノード端子Ａよりも高い電位
にプルアツプしておけば、サイリスタが不用意に
ターンオンすることを確実に防止できるようにな
つている。

次に、第１図回路の全体動作について説明す
る。

第１図の回路において、入力端子１０，１１間
に、外部回路によつて電圧が印加されると、発光
素子１が光信号を出力する。受光素子２はこの光
信号を受けて電気信号を発生し、抵抗４の両端に
電圧信号を発生させる。この電圧信号はダイオー
ド３の陽極、陰極を介して、スイツチング素子９
の制御端子に印加される。このとき、ダイオード
３は順方向にバイアスされているので、Ｐチヤン
ネルMOSFET５のゲートとソースの間は逆バイ
アスされており、ＰチヤンネルMOSFET５は導
通しない。したがつて、IGT６のゲート端子Ｇは
カソード端子Ｋと同じ電位となつている。また、
ＰチヤンネルMOSFET７は導通状態であり、
IGT６のバルク端子Ｂへ正電荷を流し込んでいる
ので、IGT６がサイリスタ現象を起こして導通状
態となることを防止している。このため、スイツ
チング素子９の制御端子間は高インピーダンスと
なつており、スイツチング素子の制御端子の電圧
は受光素子２からの出力により急速に上昇する。
これによつて、スイツチング素子９の通電端子間
は高インピーダンス、または、低インピーダンス
のうちいずれか一方のインピーダンス状態とな
る。

次に、入力端子１０，１１間の電圧が除去され
て、発光素子１の光信号が遮断されると、受光素
子２による電気信号の発生は停止される。このと
き、受光素子２の電荷は抵抗４を介して放電さ
れ、受光素子２の両端電圧は急速に低下する。一
方、スイツチング素子９の制御端子に蓄積された
電荷は、ダイオード３によつて逆流を阻止されて
いるので、ダイオード３を介する経路で放電され
ることはない。したがつて、Ｐチヤンネル
MOSFET５のソース電位はゲート電位よりも高
くなり、ＰチヤンネルMOSFET５のソース・ド
レイン間インピーダンスが低下する。これによつ
て、抵抗８の両端電圧V₁が上昇し、IGT６のゲ
ート端子Ｇの電圧が上昇する。前記電圧V₁が
IGT６内のＮチヤンネルMOSFETのスレシヨル
ド電圧V_TH1よりも高くなると、IGT６のアノー
ド・カソード間が導通する。このため、スイツチ
ング素子９の制御端子に蓄積された電荷は急速に
放電され、スイツチング素子９の通電端子間は高
インピーダンス、または、低インピーダンスのう
ちいずれか他方のインピーダンス状態となる。

実施例１以下、本発明の好ましい実施例を添付図面と共
に説明する。第４図は本発明の一実施例の回路図
である。本実施例においては、スイツチング素子
９として、エンハンスメント型のMOSFET９が
使用されている。第５図に本実施例に使用した
MOSFET９ａのドレイン電流I_Dと、ゲート・ソ
ース間電圧V_GSとの関係を示す。実施例回路にお
いて、受光素子２の陽極はダイオード３を介して
MOSFET９ａのゲート端子Ｇに接続され、陰極
はMOSFET９ａのソース端子Ｓに接続されてい
る。また、MOSFET９ａは、ドレイン端子Ｄが
リレーの出力端子１２として、また、ソース端子
Ｓがリレーの出力端子１３として用いられ、オフ
状態のときに、出力端子１２が出力端子１３に対
して正電位に保たれた状態で使用され、オン状態
のときに、一方の出力端子１２から他方の出力端
子１３に向けて電流を流すように動作する。さ
らに、MOSFET９ａの基板はソース端子Ｓに接
続されている。その他の構成については、第１図
に示す基本構成と同じである。

以下、本実施例の動作について説明する。入力
端子１０，１１間に図示された極性の電圧が印加
されると、LEDよりなる発光素子１から光信号
が発生される。フオトダイオードアレイよりなる
受光素子２は、前記光信号を受けると電気信号を
発生し、その短絡電流と、第１の抵抗４の値との
積によつてほぼ決定される電圧V_Sを受光素子２
の両端に、陽極側が陰極側に比べて正電位となる
ように発生させる。受光素子２の陽極はダイオー
ド３を通してMOSFET９ａのゲートに接続さ
れ、陰極はMOSFET９ａのソースに接続されて
いるので、MOSFET９ａのゲート・ソース間
は、ゲート端子がソース端子に対して正電位とな
り、その電位差が前記電圧V_Sからダイオード３
の導通電圧を差し引いた電圧値と等しくなるまで
ゲート端子が充電される。この電圧V_Sが正の方
向にMOSFET９ａのスレシヨルド電圧V_THを越
えると、MOSFET９ａは第５図の特性に従つて
導通し、リレーも導通状態となり、一方の出力端
子１２から、他方の出力端子１３へ向う電流が流
れる。

この時、ＰチヤンネルMOSFET５のソース電
圧は、ゲート電圧よりもダイオード３の順方向電
圧降下分だけ低く保たれるため、非導通状態であ
り、MOSFET９ａのゲート端子の充電動作には
影響を与えない。また、このＰチヤンネル
MOSFET５が非導通状態であるから、抵抗８の
両端には電位差は生じず、従つてIGT６のゲート
端子Ｇにも電圧は発生していない。このためIGT
６は非導通状態である。また、Ｐチヤンネル
MOSFET７は導通状態であり、IGT６のバルク
端子Ｂへ正電荷を流し込んでいるので、IGT６が
サイリスタ現象を起こして導通状態となることを
防止している。このように、MOSFET９ａのゲ
ート・ソース間に接続された各素子は受光素子２
により発生された電荷を光信号が存在する期間は
放電することはなく、MOSFET９ａのゲート・
ソース間の充電動作には影響を与えない。

LEDよりなる発光素子１への入力信号を零に
して、光信号が遮断されると、まず、第１の抵抗
４の両端に発生していた電圧V_Sが零になる。
MOSFET９ａのゲート端子には正の電荷が蓄積
されているので、ダイオード３の陽極・陰極間は
逆バイアス状態となる。このため、MOSFET９
ａのゲートに蓄積された正電荷は、ダイオード３
にて阻止され、ダイオード３を介しては放電され
ない。また、電圧V_Sが零になるとともにＰチヤ
ンネルMOSFET５のゲート電圧も零となり、前
記ＰチヤンネルMOSFET５は導通し、
MOSFET９ａのゲートに蓄積されていた正電荷
が、前記ＰチヤンネルMOSFET５と、第２の抵
抗８を通して放電される。これにより第２の抵抗
８の両端に電圧V₁が発生する。この電圧V₁が第
３図に示すIGT６内のＮチヤンネルMOSFETの
スレシヨルド電圧V_TH1を越える様に第２の抵抗８
の抵抗値を設定しておけば、電圧V₁がスレシヨ
ルド電圧V_TH1を越えたときに、IGT６内のＮチヤ
ンネルMOSFETが導通状態となり、IGT６のア
ノード端子からカソード端子へ、MOSFET９ａ
のゲートに蓄積された正電荷が流れる。この電荷
の流れがトリガー電流となり、IGT６のサイリス
タ現象を引き起こし、MOSFET９ａのゲート・
ソース間に蓄積していた正電荷を急速に放電す
る。MOSFET９ａのV_THの絶対値を、IGT６の
サイリスタ現象を起こした導通時における順方向
電圧降下V_C以上に設定しておけば、MOSFET９
ａはゲート端子の電荷の放電とともに急速に、非
導通状態となり、リレーもオフとなる。本実施例
にあつては、このようにエンハンスメント型の
MOSFET９ａのゲート端子を速やかに充電し、
かつ蓄積された電荷を急速に放電できるから、高
速なリレーのオン・オフが可能な常開型（ノーマ
リー・オフ型）の半導体リレー回路を実現するこ
とができる。

実施例２第６図は本発明の他の実施例の回路図である。
本実施例においては、スイツチング素子９とし
て、デプリーシヨン型のMOSFET９ｂが使用さ
れている。第７図に本実施例に使用した
MOSFET９ｂのドレイン電流I_Dと、ゲート・ソ
ース間電圧V_GSとの関係を示す。実施例回路にお
いて、MOSFET９ｂは、ドレイン端子Ｄがリレ
ーの出力端子１３として、また、ソース端子Ｓが
リレーの出力端子１２として用いられ、オフ状態
のときに、出力端子１３が出力端子１２に対して
正電位に保たれた状態で使用され、オン状態のと
きに、一方の出力端子１３から他方の出力端子１
２に向けて電流を流すように動作する。さら
に、MOSFET９ｂの基板はソース端子に接続さ
れている。その他の構成については、第１図に示
す基本構成と同じである。

以下、本実施例の動作について説明する。入力
端子１０，１１間に図示された極性の電圧が印加
されると、LEDよりなる発光素子１から光信号
が発生される。フオトダイオードアレイよりなる
受光素子２は、前記光信号を受けると電気信号を
発生し、その短絡電流と、第１の抵抗４の値との
積によつてほぼ決定される電圧V_Sを受光素子２
の両端に、陽極側が陰極側に比べて正電位となる
ように発生させる。受光素子２の陽極はダイオー
ド３を通してMOSFET９ｂのソースに接続さ
れ、陰極はMOSFET９ｂのゲートに接続されて
いるので、MOSFET９ｂのゲート・ソース間
は、ゲート端子がソース端子に対して負電位とな
り、その電位差が前記電圧V_Sからダイオード３
の導通電圧を差し引いた電圧値と等しくなるまで
ゲート端子が充電される。この電圧V_Sが負の方
向にMOSFET９ｂのスレシヨルド電圧V_THを越
えると、MOSFET９ｂは第７図の特性に従つて
遮断され、リレーも遮断状態となり、一方の出力
端子１３から、他方の出力端子１２へ向う電流が
遮断される。

この時、ＰチヤンネルMOSFET５のソース電
圧は、ゲート電圧よりもダイオード３の順方向電
圧降下分だけ低く保たれるため、非導通状態であ
り、MOSFET９ｂのゲート端子の充電動作には
影響を与えない。また、このＰチヤンネル
MOSFET５が非導通状態であるから、抵抗８の
両端には電位差は生じず、従つてIGT６のゲート
端子Ｇにも電圧は発生していない。このためIGT
６は非導通状態である。また、Ｐチヤンネル
MOSFET７は導通状態であり、IGT６のバルク
端子Ｂへ正電荷を流し込んでいるので、IGT６が
サイリスタ現象を起こして導通状態となることを
防止している。このように、MOSFET９ｂのゲ
ート・ソース間に接続された各素子は受光素子２
により発生された電荷を光信号が存在する期間は
放電することはなく、MOSFET９ｂのゲート・
ソース間の充電動作には影響を与えない。

LEDよりなる発光素子１への入力信号を零に
して、光信号が遮断されると、まず、第１の抵抗
４の両端に発生していた電圧V_Sが零になる。
MOSFET９ｂのゲート端子には負の電荷が蓄積
されているので、ダイオード３の陽極・陰極間は
逆バイアス状態となる。このため、MOSFET９
ｂのゲートに蓄積された負電荷は、ダイオード３
にて阻止され、ダイオード３を介しては放電され
ない。また、電圧V_Sが零になるとともにＰチヤ
ンネルMOSFET５のゲート電圧も零となり、前
記ＰチヤンネルMOSFET５は導通し、
MOSFET９ｂのゲートに蓄積されていた負電荷
が、前記ＰチヤンネルMOSFET５と、第２の抵
抗８を通して放電される。これにより第２の抵抗
８の両端に電圧V₁が発生する。この電圧V₁が第
３図に示すIGT６内のＮチヤンネルMOSFETの
スレシヨルド電圧V_TH1を越える様に第２の抵抗８
の抵抗値を設定しておけば、電圧V₁がスレシヨ
ルド電圧V_TH1を越えたときに、IGT６内のＮチヤ
ンネルMOSFETが導通状態となり、IGT６のア
ノード端子からカソード端子へ、MOSFET９ｂ
のゲートに蓄積された負電荷が流れる。この電荷
の流れがトリガー電流となり、IGT６のサイリス
タ現象を引き起こし、MOSFET９ｂのゲート端
子に蓄積されていた負電荷を急速に放電する。
MOSFET９ｂのV_THの絶対値を、IGT６のサイ
リスタ現象を起こした導通時における順方向電圧
降下V_C以上に設定しておけば、MOSFET９ｂは
ゲート端子の電荷の放電とともに急速に、導通状
態となり、リレーもオンとなる。本実施例にあつ
ては、このようにデプリーシヨン型のMOSFET
９ｂのゲート端子を速やかに充電し、かつ蓄積さ
れた電荷を急速に放電できるから、高速なリレー
のオン・オフが可能な常閉型（ノーマリー・オン
型）の半導体リレー回路を実現することができる
ものである。

なお、上記各実施例にあつては、直流リレーを
構成する場合についてのみ説明したが、交流リレ
ーを構成することも可能であり、例えば、スイツ
チング素子９として一対のMOSFETのゲート・
ソース間を共通接続して、これをスイツチング素
子９の制御端子とし、各MOSFETのドレインを
通電端子とすれば、交流をスイツチングするリレ
ーを実現することができる。

（発明の効果）本発明は上述のように、絶縁ゲートプレーナサ
イリスタを、スイツチング素子の制御端子間に接
続されるようにしたので、サイリスタが一旦オン
になると、自己保持作用により、スイツチング素
子の制御端子間の電荷をほぼ完全に放電させるこ
とができ、したがつて、蓄積電荷の急速な放電が
可能であり、また、サイリスタのゲート端子にト
リガー電圧を与えるための第１のＰチヤンネル
MOSFETのゲート・ソース間にはダイオードが
接続されており、発光素子からの光信号により受
光素子に電気信号が発生したときには、第１のＰ
チヤンネルMOSFETは逆バイアス状態となるの
で、サイリスタが導通することはなく、しかも、
この状態においては第２のＰチヤンネル
MOSFETにより前記サイリスタのバルク端子が
正電圧にプルアツプされているので、サイリスタ
が不用意にターンオンされることはなく、スイツ
チング素子の制御端子間を確実に高インピーダン
スにして制御端子に速やかに充電を行うことがで
き、したがつて、簡単な構成でありながら、極め
て高速度のスイツチングを実現することができる
という効果がある。

【図面の簡単な説明】

第１図は本発明の基本構成を示す回路図、第２
図は同上に用いる絶縁ゲートプレーナサイリスタ
の断面構造を示す説明図、第３図は同上の等価回
路を示す回路図、第４図は本発明の一実施例の回
路図、第５図は同上の実施例に用いるスイツチン
グ素子の特性図、第６図は本発明の他の実施例の
回路図、第７図は同上の実施例に用いるスイツチ
ング素子の特性図である。１は発光素子、２は受光素子、３はダイオー
ド、４は第１の抵抗、５はＰチヤンネル
MOSFET、６はIGT、７はＰチヤンネル
MOSFET、８は第２の抵抗、９はスイツチング
素子、１０，１１は入力端子、１２，１３は出力
端子である。

Claims

【特許請求の範囲】１一対の入力端子と、前記入力端子に接続され
た発光素子と、前記発光素子の光信号を受けて電
気信号を出力する受光素子と、前記受光素子の両
端間に接続された第１の抵抗と、前記受光素子の
陽極に陽極が接続されたダイオードと、ソース及
びＮ型基板が前記ダイオードの陰極に接続されゲ
ートが前記ダイオードの陽極に接続された第１の
ＰチヤンネルMOSFETと、アノード端子が前記
ダイオードの陰極に接続され、カソード端子が前
記受光素子の陰極に接続され、ゲート端子が第１
のＰチヤンネルMOSFETのドレインに接続され
た絶縁ゲートプレーナサイリスタと、ソース端子
が前記ダイオードの陽極に接続され、ゲート端子
が前記受光素子の陰極に接続され、ドレイン端子
が前記絶縁ゲートプレーナサイリスタのＮ型半導
体バルク層に接続され、Ｎ型基板が前記ダイオー
ドの陰極に接続された第２のＰチヤンネル
MOSFETと、前記絶縁ゲートプレーナサイリス
タのゲート端子とカソード端子の間に接続された
第２の抵抗と、前記ダイオードの陰極と前記受光
素子の陰極との間に制御端子を接続され、制御端
子間に印加される電圧に応じて通電端子間のイン
ピーダンスが変化するスイツチング素子と、スイ
ツチング素子の通電端子に接続された一対の出力
端子とを備えて成ることを特徴とする半導体リレ
ー回路。２特許請求の範囲第１項記載の回路において、
前記スイツチング素子は、制御端子間に所定値以
上の電圧が印加されたときに通電端子間が低イン
ピーダンスとなり、制御端子間に電圧が印加され
ていないときに通電端子間が高インピーダンスと
なる常開型のスイツチング素子であることを特徴
とする半導体リレー回路。３特許請求の範囲第１項記載の回路において、
前記スイツチング素子は、制御端子間に所定値以
上の電圧が印加されたときに通電端子間が高イン
ピーダンスとなり、制御端子間に電圧が印加され
ていないときに通電端子間が低インピーダンスと
なる常閉型のスイツチング素子であることを特徴
とする半導体リレー回路。