JPH04349716A - 半導体リレー回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、光結合方式を用いて入
出力間を絶縁した光結合型の半導体リレー回路に関する
ものである。

【０００２】

【従来の技術】図３は従来の光結合型の半導体リレー回
路の回路図である。この回路にあっては、入力端子１０
ａ，１０ｂ間に接続された発光ダイオード１が発生する
光信号をフォトダイオードアレイ６が受光して光起電力
を発生し、この光起電力を出力用ＭＯＳＦＥＴ８のゲー
ト・ソース間に印加するものである。出力用ＭＯＳＦＥ
Ｔ８のゲート・ソース間には、ゲート電荷の放電用の制
御回路７が接続されている。出力用ＭＯＳＦＥＴ８のド
レイン・ソースは出力端子１１ａ，１１ｂにそれぞれ接
続されている。

【０００３】

【発明が解決しようとする課題】上述の従来例では、出
力用ＭＯＳＦＥＴ８をオン駆動するための電圧を確保す
るために、フォトダイオードアレイ６を使用していたの
で、どうしても誘電体分離基板で製作しなければならな
い。そして、誘電体分離基板はその製法が複雑であるこ
とから、非常にコスト高となるという問題があった。そ
こで、エンハンスメント型のパワーＭＯＳＦＥＴに代え
て、デプレッション型のパワーＭＯＳＦＥＴを使用し、
ノーマリ・オン型の半導体リレー回路を構成することも
考えられるが、現在市販されているパワーＭＯＳＦＥＴ
がほとんどエンハンスメント型であるため、デプレッシ
ョン型のパワーＭＯＳＦＥＴは高価であるという問題が
あった。

【０００４】本発明はこのような点に鑑みてなされたも
のであり、その目的とするところは、高価な誘電体分離
基板を使用せずに、且つデプレッション型のパワーＭＯ
ＳＦＥＴを使用せずに、安価に半導体リレー回路を実現
することにある。

【０００５】

【課題を解決するための手段】本発明の半導体リレー回
路は、上記の課題を解決するために、図１に示すように
、一対の入力端子１０ａ，１０ｂと、前記入力端子１０
ａ，１０ｂ間に接続された発光ダイオード１と、前記発
光ダイオード１に光学的に結合されたフォトトランジス
タ２と、前記フォトトランジスタ２の両端間に並列接続
されたツェナダイオード４のような電圧制限素子と、一
対の出力端子１１ａ，１１ｂと、前記出力端子１１ａ，
１１ｂ間にドレインとソースを接続されると共に電圧制
限素子の両端間にゲートとソースを接続された出力用Ｍ
ＯＳＦＥＴ５と、ゲートとソースを短絡されて前記出力
用ＭＯＳＦＥＴ５のドレイン・ゲート間にドレイン共通
となるように接続されたデプレッション型のＭＯＳＦＥ
Ｔ３とを有することを特徴とするものである。

【０００６】なお、デプレッション型のＭＯＳＦＥＴ３
に代えて、図２に示すように、抵抗９を接続しても構わ
ない。また、フォトトランジスタ２に代えて、フォトダ
イオードを接続しても構わない。

【０００７】

【作用】本発明の半導体リレー回路では、上記のように
、出力用ＭＯＳＦＥＴ５のドレインよりゲート・ソース
間への電流経路を設けて、出力端子側の電圧によって出
力用ＭＯＳＦＥＴ５のゲート駆動電圧を得て、出力用Ｍ
ＯＳＦＥＴ５を導通状態とし、入力端子側の発光ダイオ
ード１の光がフォトトランジスタ２に照射されることに
より、出力用ＭＯＳＦＥＴ５のゲート・ソース間を短絡
して、出力用ＭＯＳＦＥＴ５を非導通状態とする回路方
式としたから、フォトダイオードアレイを用いなくても
出力用ＭＯＳＦＥＴ５のゲート駆動電圧を容易に確保す
ることができ、したがって、誘電体分離基板を使用する
必要がなくなるものである。

【０００８】

【実施例】図１は本発明の一実施例の回路図である。以
下、その回路構成について説明する。入力端子１０ａ，
１０ｂには発光ダイオード１が接続されている。この発
光ダイオード１はフォトトランジスタ２と光学的に結合
されている。フォトトランジスタ２のコレクタは出力用
ＭＯＳＦＥＴ５のゲートと接続されており、エミッタは
出力用ＭＯＳＦＥＴ５のソースと接続されている。出力
用ＭＯＳＦＥＴ５のゲートには、ツェナダイオード４の
カソードが接続されており、ソースにはツェナダイオー
ド４のアノードが接続されている。また、出力用ＭＯＳ
ＦＥＴ５のドレインには、デプレッション型のＭＯＳＦ
ＥＴ３のドレインが接続されており、ゲートにはデプレ
ッション型のＭＯＳＦＥＴ３のゲートとソースが接続さ
れている。出力端子１１ａ，１１ｂには、出力用ＭＯＳ
ＦＥＴ５のドレインとソースがそれぞれ接続されている
。

【０００９】以下、本実施例の動作について説明する。 入力端子１０ａ，１０ｂ間に入力信号が印加されていな
い場合には、発光ダイオード１が光信号を発生しないの
で、フォトトランジスタ２は非導通状態である。このと
き、出力端子１１ａ，１１ｂ間に接続された負荷回路の
電源電圧により、出力用ＭＯＳＦＥＴ５のドレインから
デプレッション型のＭＯＳＦＥＴ３とツェナダイオード
４を介して出力用ＭＯＳＦＥＴ５のソースに電流が流れ
、ツェナダイオード４に発生する電圧で出力用ＭＯＳＦ
ＥＴ５が導通する。次に、入力端子１０ａ，１０ｂ間に
入力信号が印加されている場合には、発光ダイオード１
が光信号を発生し、フォトトランジスタ２が導通状態と
なるので、ツェナダイオード４の両端電圧が約０．５Ｖ
程度まで低下する。したがって、出力用ＭＯＳＦＥＴ５
のゲート・ソース間のスレショルド電圧が０．５Ｖより
も高く設定されていれば、出力用ＭＯＳＦＥＴ５は非導
通状態となる。以上のように、入力端子１０ａ，１０ｂ
間の入力信号により出力用ＭＯＳＦＥＴ５の導通・非導
通状態を制御できる。

【００１０】なお、出力用ＭＯＳＦＥＴ５のドレイン・
ゲート間に接続してあるデプレッション型のＭＯＳＦＥ
Ｔ３は、入力端子１０ａ，１０ｂ間に入力信号が存在し
、出力用ＭＯＳＦＥＴ５が非導通状態のときに、出力用
ＭＯＳＦＥＴ５のドレインからフォトトランジスタ２に
流れる電流を制限するものである。

【００１１】図２は本発明の他の実施例の回路図である
。本実施例では、図１に示す実施例におけるデプレッシ
ョン型のＭＯＳＦＥＴ３に代えて、電流制限用の抵抗９
を接続したものである。一般に、半導体リレー回路の制
御回路は半導体集積回路内に構成されるので、電流制限
用のインピーダンス素子は、図１に示す実施例のように
、デプレッション型のＭＯＳＦＥＴ３で構成することが
好ましいが、拡散抵抗を利用すれば抵抗９を構成するこ
ともできるので、図２に示す実施例も半導体集積回路内
に構成することが可能である。

【００１２】図１又は図２に示す実施例において、入力
側の発光ダイオード１と光学的に結合される光導電素子
は、フォトトランジスタ２に限定されるものではなく、
フォトダイオードであっても良い。また、いずれの実施
例においても、ツェナダイオード４に代えて、ドレイン
・ゲート間を短絡したエンハンスメントＭＯＳＦＥＴを
用いても同様の効果が得られることは言うまでもない。 さらにまた、出力用ＭＯＳＦＥＴ５は、図示実施例では
１個としているが、ソースを共通として逆直列に２個使
用すれば、交流制御可能な半導体リレー回路を構成する
ことができる。

【００１３】

【発明の効果】本発明の半導体リレー回路にあっては、
出力端子側の電圧によって出力用ＭＯＳＦＥＴのゲート
駆動電圧を得ているので、従来例のように、出力用ＭＯ
ＳＦＥＴのゲート駆動電圧を確保するために誘電体分離
基板を使用したフォトダイオードアレイを使用する必要
が無く、製造が容易で安価な半導体リレー回路を実現で
きるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１実施例の回路図である。

【図２】本発明の第２実施例の回路図である。

【図３】従来例の回路図である。

【符号の説明】

１　　　　発光ダイオード ２　　　　フォトトランジスタ ３　　　　デプレッション型ＭＯＳＦＥＴ４　　　　ツ
ェナダイオード ５　　　　出力用ＭＯＳＦＥＴ

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　　　一対の入力端子と、前記入力端子
   間に接続された発光ダイオードと、前記発光ダイオード
   に光学的に結合されたフォトトランジスタと、フォトト
   ランジスタの両端間に並列接続された電圧制限素子と、
   一対の出力端子と、前記出力端子間にドレインとソース
   を接続されると共に電圧制限素子の両端間にゲートとソ
   ースを接続された出力用ＭＯＳＦＥＴと、ゲートとソー
   スを短絡されて前記出力用ＭＯＳＦＥＴのドレイン・ゲ
   ート間にドレイン共通となるように接続されたデプレッ
   ション型のＭＯＳＦＥＴとを有することを特徴とする半
   導体リレー回路。
2. 【請求項２】　　　　前記デプレッション型のＭＯＳＦ
   ＥＴに代えて抵抗を接続したことを特徴とする請求項１
   記載の半導体リレー回路。
3. 【請求項３】　　　　前記フォトトランジスタに代えて
   フォトダイオードを接続したことを特徴とする請求項１
   又は２のいずれかに記載の半導体リレー回路。