JPH047845A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH047845A JPH047845A JP2111229A JP11122990A JPH047845A JP H047845 A JPH047845 A JP H047845A JP 2111229 A JP2111229 A JP 2111229A JP 11122990 A JP11122990 A JP 11122990A JP H047845 A JPH047845 A JP H047845A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関し、特に高周波帯
域で有効となる寄生インダクタンスを低減するためのバ
イアホール接地方法を備えた半導体装置の製造方法に関
するものである。
域で有効となる寄生インダクタンスを低減するためのバ
イアホール接地方法を備えた半導体装置の製造方法に関
するものである。
第２図、第３図は例えば、特開昭５９−９４８１８号公
報に示された従来のバイアホールを有する半導体装置を
示したものである。
報に示された従来のバイアホールを有する半導体装置を
示したものである。
第２図は高出力用ＦＥＴのゲート電極、ドレイン電極、
及びソース電極が形成された基板表面よりバイアホール
を開孔したものであり、同図（ａ）はその平面図、同図
ら）は同図（ａ）のＡ−Ａ’断面図である。
及びソース電極が形成された基板表面よりバイアホール
を開孔したものであり、同図（ａ）はその平面図、同図
ら）は同図（ａ）のＡ−Ａ’断面図である。
図において、１はＧａＡｓ基板、２ａはソース電極、２
ｂはドレイン電極、３はゲート電極、７ａはソース電極
２ａに接続した配線、７ｂはドレイン電極２ｂに接続し
た配線、７Ｃはゲート電極３に接続した配線、８は裏面
メタライズ、９はバイアホールである。
ｂはドレイン電極、３はゲート電極、７ａはソース電極
２ａに接続した配線、７ｂはドレイン電極２ｂに接続し
た配線、７Ｃはゲート電極３に接続した配線、８は裏面
メタライズ、９はバイアホールである。
次に本構造の製造方法について説明する。
まず、ＧａＡｓ基板１の主表面上にゲート電極３、ドレ
イン電極２ｂ、 ソース電極２ａを形成し、その後、こ
れらの電極を覆うとともに、隣接するソース電極２ａ間
に開孔部を有するレジストパターンを形成する。そして
該パターンをマスクとしてエツチングによりＧａＡｓ基
板１内に開孔部を形成する。次に、ゲート電極３．ドレ
イン電極２ｂにＡｕ等のメタライズを行い、配線７ｃ、
７ｂを設けるとともに、バイアホール９の内壁にも配線
を設け、これにより隣接するソース電極２ａ間を接続す
る。次に、基板を裏面からバイアホールに達するまで薄
膜化した後、基板裏面を導電性金属８を設け、これによ
りソース電極２ａを基板の表面から開孔したバイアホー
ル９により接地する。
イン電極２ｂ、 ソース電極２ａを形成し、その後、こ
れらの電極を覆うとともに、隣接するソース電極２ａ間
に開孔部を有するレジストパターンを形成する。そして
該パターンをマスクとしてエツチングによりＧａＡｓ基
板１内に開孔部を形成する。次に、ゲート電極３．ドレ
イン電極２ｂにＡｕ等のメタライズを行い、配線７ｃ、
７ｂを設けるとともに、バイアホール９の内壁にも配線
を設け、これにより隣接するソース電極２ａ間を接続す
る。次に、基板を裏面からバイアホールに達するまで薄
膜化した後、基板裏面を導電性金属８を設け、これによ
りソース電極２ａを基板の表面から開孔したバイアホー
ル９により接地する。
また、第３図は他の従来例であり、高出力用ＦＥＴの裏
面よりバイアホールを開孔する製造方法に基づいてなさ
れたもので、第３図（ａ）はその平面図、第３図（ｂ）
は第３図（ａ）のＢ−Ｂ’断面図である。
面よりバイアホールを開孔する製造方法に基づいてなさ
れたもので、第３図（ａ）はその平面図、第３図（ｂ）
は第３図（ａ）のＢ−Ｂ’断面図である。
図において、第２図と同一符号は同一部分を示しており
、以下にその製造方法について説明する。
、以下にその製造方法について説明する。
まず、ＧａＡｓ基板１の主表面上にゲート電極３、ドレ
イン電極２ｂ、 ソース電極２ａを形成した後、これら
の電極に接続して配線７ｃ、７ｂ。
イン電極２ｂ、 ソース電極２ａを形成した後、これら
の電極に接続して配線７ｃ、７ｂ。
７ａを形成する。基板１の表面に形成したソース電極２
ａに赤外線アライナ−等の装置で裏面より位置決めを行
い、形成したマスクパターンにてバイアホール９を開孔
し、その後、基板１裏面及びバイアホール９の内をＡｕ
等の導電性金属でメタライズし、ソース電極２ａをバイ
アホール９により接地する。
ａに赤外線アライナ−等の装置で裏面より位置決めを行
い、形成したマスクパターンにてバイアホール９を開孔
し、その後、基板１裏面及びバイアホール９の内をＡｕ
等の導電性金属でメタライズし、ソース電極２ａをバイ
アホール９により接地する。
このように、第２図及び第３図に示した基板を貫通する
バイアホール構造を有した半導体装置は、マイクロ波帯
などの高周波帯においても素子性能の劣化が低減される
ので、優れた動作特性を有することができる。これは１
、周知のごとくボンディングワイヤによってソース電極
を接地する場合と比べて、バイアホールによって接地を
行った方が接地インダクタンスが小さく、またその均一
性に優れているためである。
バイアホール構造を有した半導体装置は、マイクロ波帯
などの高周波帯においても素子性能の劣化が低減される
ので、優れた動作特性を有することができる。これは１
、周知のごとくボンディングワイヤによってソース電極
を接地する場合と比べて、バイアホールによって接地を
行った方が接地インダクタンスが小さく、またその均一
性に優れているためである。
以上のように、バイアホールを有する半導体装置の製造
方法としては従来２つの方法があり、その１つは、第３
図で示したように半導体基板の表面に形成したソース電
極に赤外線アライナ−等の装置で裏面より位置決めを行
い、形成したマスクパターンとしてバイアホールを開孔
し、ホール内をＡｕ等でメタライズする方法である。こ
の裏面よりバイアホールを開孔する方法は、赤外線アナ
イナーのような裏面よりアライメント可能な装置が必要
とされ、また、さらに半導体装置の小型化のためにソー
ス電極等をパターン縮小すると、裏面からのアライメン
トは極めて困難となり、パターンの微細化に伴いアライ
メント度が劣化するという問題点があった。
方法としては従来２つの方法があり、その１つは、第３
図で示したように半導体基板の表面に形成したソース電
極に赤外線アライナ−等の装置で裏面より位置決めを行
い、形成したマスクパターンとしてバイアホールを開孔
し、ホール内をＡｕ等でメタライズする方法である。こ
の裏面よりバイアホールを開孔する方法は、赤外線アナ
イナーのような裏面よりアライメント可能な装置が必要
とされ、また、さらに半導体装置の小型化のためにソー
ス電極等をパターン縮小すると、裏面からのアライメン
トは極めて困難となり、パターンの微細化に伴いアライ
メント度が劣化するという問題点があった。
一方、第２図で示したように半導体基板の表面よりバイ
アホールを開孔する方法は、その製造過程において、半
導体基板を薄くシていく工程を有しており、バイアホー
ル底部を露出させた時に半導体基板自体の厚みのバラツ
キや、薄板化技術のバラツキにより、バイアホール底部
には第２図（Ｃ）に示したように突起が発生する。この
突起の高さＨは、数ｐｍから数十μｍにも達し、このた
め、半導体装置をヒートシンクにマウントする場合や素
子の特性を測定するために測定治具台にマウントした場
合は、半導体装置が傾いてしまい、素子性能を十分に発
揮したり、測定することが困難となっていた。また、半
導体基板１の表面のパイアホ〜ル９を開孔した後に、電
極部やホール内部などにＡｕ等のメタライズを行うため
に写真製版工程を必要とするが、バイアホール９が深い
穴であるため、フォトレジストを均一に塗布することが
困難であり、メタライズパターンの縮小化も困難となっ
ていた。
アホールを開孔する方法は、その製造過程において、半
導体基板を薄くシていく工程を有しており、バイアホー
ル底部を露出させた時に半導体基板自体の厚みのバラツ
キや、薄板化技術のバラツキにより、バイアホール底部
には第２図（Ｃ）に示したように突起が発生する。この
突起の高さＨは、数ｐｍから数十μｍにも達し、このた
め、半導体装置をヒートシンクにマウントする場合や素
子の特性を測定するために測定治具台にマウントした場
合は、半導体装置が傾いてしまい、素子性能を十分に発
揮したり、測定することが困難となっていた。また、半
導体基板１の表面のパイアホ〜ル９を開孔した後に、電
極部やホール内部などにＡｕ等のメタライズを行うため
に写真製版工程を必要とするが、バイアホール９が深い
穴であるため、フォトレジストを均一に塗布することが
困難であり、メタライズパターンの縮小化も困難となっ
ていた。
この発明は上記のような問題点を解消するためになされ
たもので、特殊な装置を用いずに素子寸法の縮小化にも
対応できる、バイアホールを有する半導体装置の製造方
法を得ることを目的とする。
たもので、特殊な装置を用いずに素子寸法の縮小化にも
対応できる、バイアホールを有する半導体装置の製造方
法を得ることを目的とする。
この発明に係る半導体装置の製造方法は、半導体基板の
表面からこの基板を貫通しないホールを開孔し、このホ
ール内部にフォトレジスト等の、後に除去容易な物質を
充填して、表面のパターンを形成した後に、基板の裏面
からこの基板を薄く加工して前記ホールを貫通させてホ
ール内部をメタライズするようにしたものである。
表面からこの基板を貫通しないホールを開孔し、このホ
ール内部にフォトレジスト等の、後に除去容易な物質を
充填して、表面のパターンを形成した後に、基板の裏面
からこの基板を薄く加工して前記ホールを貫通させてホ
ール内部をメタライズするようにしたものである。
〔作用］
この発明においては、表面から半導体基板にバイアホー
ルを開孔してもホール内部をフォトレジスト等で充填す
るので、表面のパターン形成に不利となる段差が低減さ
れ、パターン縮小に対応できる。また、半導体基板を薄
く加工した時にもバイアホール底部が突起として残らな
いので、半導体装置をマウントするのに不利となる突起
が発生しない。
ルを開孔してもホール内部をフォトレジスト等で充填す
るので、表面のパターン形成に不利となる段差が低減さ
れ、パターン縮小に対応できる。また、半導体基板を薄
く加工した時にもバイアホール底部が突起として残らな
いので、半導体装置をマウントするのに不利となる突起
が発生しない。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体装置の製造方法
を示しており、図において、第２図及び第３図と同一符
号は同一部分を示し、５はエツチングしたホール、４．
６はフォトレジストを示している。
を示しており、図において、第２図及び第３図と同一符
号は同一部分を示し、５はエツチングしたホール、４．
６はフォトレジストを示している。
次に製造方法について説明する。
まず、第１図（ａ）に示すように、半絶縁性ＣａＡＳ基
板１の表面にイオン注入、あるいはエピタキシャル成長
により動作層を形成した後、ソース電極２ａ、ドレイン
電極２ｂ、ゲート電極３を設ける。
板１の表面にイオン注入、あるいはエピタキシャル成長
により動作層を形成した後、ソース電極２ａ、ドレイン
電極２ｂ、ゲート電極３を設ける。
次に、第１図０））に示すように、バイアホールを形成
する位置に開孔したフォトレジストパターン４を形成し
、それをマスクとして塩素（ＣＩ□）、四塩化ケイ素（
ＳｉＣ１４）等のプラズマを用いた反応性イオンエツチ
ング（ＲＩ Ｅ）によりＧａＡｓ基板１をエツチングす
る。このエツチング深さは、要求される素子性能によっ
て異なるが、例えば、ここでは３５μｍの深さのホール
５をエツチングする。
する位置に開孔したフォトレジストパターン４を形成し
、それをマスクとして塩素（ＣＩ□）、四塩化ケイ素（
ＳｉＣ１４）等のプラズマを用いた反応性イオンエツチ
ング（ＲＩ Ｅ）によりＧａＡｓ基板１をエツチングす
る。このエツチング深さは、要求される素子性能によっ
て異なるが、例えば、ここでは３５μｍの深さのホール
５をエツチングする。
次に、第１図（Ｃ）に示すようにこのホール５の内部に
フォトレジスト等６を充填する。
フォトレジスト等６を充填する。
次に、第１図（ｄ）に示すようにホール５を覆うように
ソース電極２ａと接続したＡｕ等のメタライズパターン
７ａやドレイン電極と接続した配線パターン７ｂ、また
、図には示していないがゲート電極と接続した配線パタ
ーンを形成する。
ソース電極２ａと接続したＡｕ等のメタライズパターン
７ａやドレイン電極と接続した配線パターン７ｂ、また
、図には示していないがゲート電極と接続した配線パタ
ーンを形成する。
次に、第１図（ｅ）に示すように、ＧａＡｓ基板１の裏
面よりこの基板を３０μｍまで薄く加工する。
面よりこの基板を３０μｍまで薄く加工する。
次に第１図（ｆ）で示すようにホール５内に充填したフ
ォトレジスト等６を有機溶剤などで除去した後に裏面メ
タライズ８を行ない、これをソース電極２ａ、ｌ！：を
気的に導通させる。
ォトレジスト等６を有機溶剤などで除去した後に裏面メ
タライズ８を行ない、これをソース電極２ａ、ｌ！：を
気的に導通させる。
以上のように本発明においては、バイアホールの開孔を
半導体基板の表面より行うので、赤外線アライナ−等の
特殊な装置を必要とせず、通常のコンタクトアライナ−
やプロジェクションアライナ−でバイアホールの開孔マ
スクパターンを形成することができ、アライメント精度
良く縮小化されたバイアホールのマスクパターンを形成
することができる。
半導体基板の表面より行うので、赤外線アライナ−等の
特殊な装置を必要とせず、通常のコンタクトアライナ−
やプロジェクションアライナ−でバイアホールの開孔マ
スクパターンを形成することができ、アライメント精度
良く縮小化されたバイアホールのマスクパターンを形成
することができる。
また、バイアホールの開孔を半導体基板の表面から行っ
た後にフォトレジスト等でホール内部を充填するので、
この後の表面のパターン形成が容易となる。さらにバイ
アホール内部のメタライズは、裏面より行うのでバイア
ホール底部が突起することもない。
た後にフォトレジスト等でホール内部を充填するので、
この後の表面のパターン形成が容易となる。さらにバイ
アホール内部のメタライズは、裏面より行うのでバイア
ホール底部が突起することもない。
なお、上記実施例ではホールの深さを３５μｍとし、半
導体基板を３０μｍまで薄く加工するようにしたが、本
発明はこの値に限定されるものではない。
導体基板を３０μｍまで薄く加工するようにしたが、本
発明はこの値に限定されるものではない。
また、この実施例ではＧａＡｓＦＥＴについて説明した
が、ＭＭＩＣ等にも適用可能である。
が、ＭＭＩＣ等にも適用可能である。
また、ＧａＡｓ以外の半導体基板、例えばインジウムリ
ン（ＩｎＰ）などを基板として用いてもよい。
ン（ＩｎＰ）などを基板として用いてもよい。
このような本発明によれば、半導体基板の表面から基板
内にこれを貫通しない深さの開孔部を形成し、開孔部を
フォトレジスト等の、のちに除去が容易な物質で充填し
、開孔部表面部に基板表面の電極と接続して配線パター
ンを形成し、基板を裏面より薄く加工して開孔部を貫通
させ、開孔部内壁及び基板の裏面を覆うように導電性金
属を設け、裏面の導電性金属と基板表面の電極を、上記
開孔部の導電性金属及び上記配線パターンを介して接続
するようにしたので、通常のコンタクトアライナ−やプ
ロジェクションアライナ−でバイアホールの開孔マスク
パターンをアライメント精度良く、縮小化したサイズで
形成できる効果がある。
内にこれを貫通しない深さの開孔部を形成し、開孔部を
フォトレジスト等の、のちに除去が容易な物質で充填し
、開孔部表面部に基板表面の電極と接続して配線パター
ンを形成し、基板を裏面より薄く加工して開孔部を貫通
させ、開孔部内壁及び基板の裏面を覆うように導電性金
属を設け、裏面の導電性金属と基板表面の電極を、上記
開孔部の導電性金属及び上記配線パターンを介して接続
するようにしたので、通常のコンタクトアライナ−やプ
ロジェクションアライナ−でバイアホールの開孔マスク
パターンをアライメント精度良く、縮小化したサイズで
形成できる効果がある。
また、バイアホールの開孔を半導体基板の表面から行っ
た後にフォトレジスト等でホール内部を充填するので、
この後の表面のパターン形成が容易となる。さらにバイ
アホール内部のメタライズは、裏面より行うようにした
のでバイアホール底部が突起することがなく、半導体装
置を精度良くマウントすることができ、素子性能を十分
に発揮させることができる効果がある。
た後にフォトレジスト等でホール内部を充填するので、
この後の表面のパターン形成が容易となる。さらにバイ
アホール内部のメタライズは、裏面より行うようにした
のでバイアホール底部が突起することがなく、半導体装
置を精度良くマウントすることができ、素子性能を十分
に発揮させることができる効果がある。
第１図はこの発明の一実施例による半導体装置の製造方
法を示す断面図、第２図は従来例による半導体装置の構
造を示す図、第３図は他の従来例による半導体装置の構
造を示す図である。 １はＧａＡｓ基板、２ａ、２ｂはそれぞれソース電極、
ドレイン電極、３はゲート電極、４はフォトレジスト、
５はエツチングしたホール、６はホール内に充填したフ
ォトレジスト等、７ａ、７ｂ、７ｃはそれぞれソース電
極、ドレイン電極、ゲート電極に接続した配線、８は裏
面メタライズ、９はバイアホールを示す。 なお、図中同一符号は同一、又は相当部分を示す。
法を示す断面図、第２図は従来例による半導体装置の構
造を示す図、第３図は他の従来例による半導体装置の構
造を示す図である。 １はＧａＡｓ基板、２ａ、２ｂはそれぞれソース電極、
ドレイン電極、３はゲート電極、４はフォトレジスト、
５はエツチングしたホール、６はホール内に充填したフ
ォトレジスト等、７ａ、７ｂ、７ｃはそれぞれソース電
極、ドレイン電極、ゲート電極に接続した配線、８は裏
面メタライズ、９はバイアホールを示す。 なお、図中同一符号は同一、又は相当部分を示す。
Claims (1)
- （１）半導体基板の表面から該基板内にこれを貫通しな
い深さの開孔部を形成する工程と、 該開孔部をフォトレジスト等の、のちに除去が容易な物
質で充填する工程と、 上記開孔部表面部に上記基板表面の電極と接続して配線
パターンを形成する工程と、 上記基板を裏面より薄く加工し、上記開孔部を貫通させ
る工程と、 上記開孔部内壁及び基板の裏面を覆うように導電性金属
を設け、該裏面の導電性金属と基板表面の電極とを、上
記開孔部の導電性金属及び上記配線パターンを介して接
続する工程とを含むことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2111229A JPH047845A (ja) | 1990-04-25 | 1990-04-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2111229A JPH047845A (ja) | 1990-04-25 | 1990-04-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH047845A true JPH047845A (ja) | 1992-01-13 |
Family
ID=14555828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2111229A Pending JPH047845A (ja) | 1990-04-25 | 1990-04-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH047845A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008270354A (ja) * | 2007-04-17 | 2008-11-06 | Applied Materials Inc | 三次元半導体デバイスの製造方法、基板生産物の製造方法、基板生産物、及び三次元半導体デバイス |
| JP2009515354A (ja) * | 2005-11-08 | 2009-04-09 | エヌエックスピー ビー ヴィ | 一時的なキャップ層を用いる、覆われた、基板を貫通するビアの製造 |
| JP2009531849A (ja) * | 2006-03-27 | 2009-09-03 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体担体用の低抵抗貫通基板相互接続 |
-
1990
- 1990-04-25 JP JP2111229A patent/JPH047845A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009515354A (ja) * | 2005-11-08 | 2009-04-09 | エヌエックスピー ビー ヴィ | 一時的なキャップ層を用いる、覆われた、基板を貫通するビアの製造 |
| JP2009531849A (ja) * | 2006-03-27 | 2009-09-03 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体担体用の低抵抗貫通基板相互接続 |
| JP2008270354A (ja) * | 2007-04-17 | 2008-11-06 | Applied Materials Inc | 三次元半導体デバイスの製造方法、基板生産物の製造方法、基板生産物、及び三次元半導体デバイス |
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