JPH0478804U - - Google Patents

Description

【図面の簡単な説明】

第１図ａ，ｂは本考案の一実施例を示す要部斜
視図、第２図ａ，ｂ，ｃは同各種の遅延回路を設
けた遅延素子とダミー基板とを示す要部平面図、
第３図は同遅延素子の分解斜視図、第４図ａ，ｂ
，ｃ，ｄはそれぞれ遅延素子の他の実施例を示す
要部平面図、第５図は従来の電磁遅延線の一例を
示す要部外観図である。 図中、１は第一遅延素子、２は基板、３は入力
端子、４はアース端子、５は出力端子、６は第一
連結端子、７は第二連結端子、８は第一遅延回路
、９はアース面、１０は第二遅延素子、１１は第
二遅延回路、１２は第三遅延素子、１３は第三遅
延回路、１４はダミー基板、１５は導電パターン
、１６は第四遅延回路、１７は接続端子、１８は
第四遅延素子、１９は第五遅延素子、２０は第六
遅延素子、２１は第七遅延素子である。

Claims (1)

1. 【実用新案登録請求の範囲】 (1) 矩形基板の長辺の一側端に入力端子および
   アース端子等を含む複数の端子を、前記長辺の他
   側端に出力端子およびアース端子等を含む複数の
   端子を形成し、前記基板の短辺側端に連結端子を
   それぞれ形成し、前記基板の表面に前記二端子間
   に少なくとも一つの遅延回路を形成し、前記基板
   の裏面に前記アース端子に接続されたアース面を
   形成した遅延素子と、前記矩形基板と同サイズで
   前記それぞれの端子を設けたダミー基板とを交互
   に複数段重ね合わせたことを特徴とする遅延線。 (2) 前記入力端子と前記連結端子間に遅延回路
   を有する第一遅延素子と、前記連結端子間に遅延
   回路を有する第二遅延素子と、前記出力端子と前
   記連結端子間に遅延回路を有する第三遅延素子と
   をそれぞれ任意に組み合わせてなる請求項(1)記
   載の遅延線。 (3) 前記それぞれの端子がメタライズにて形成
   された請求項(1)または(2)記載の遅延線。