JPH0480133U - - Google Patents
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- Publication number
- JPH0480133U JPH0480133U JP12367490U JP12367490U JPH0480133U JP H0480133 U JPH0480133 U JP H0480133U JP 12367490 U JP12367490 U JP 12367490U JP 12367490 U JP12367490 U JP 12367490U JP H0480133 U JPH0480133 U JP H0480133U
- Authority
- JP
- Japan
- Prior art keywords
- output
- tri
- gate signal
- valid
- drives
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 7
Landscapes
- Information Transfer Systems (AREA)
- Logic Circuits (AREA)
Description
第１図は本考案の一実施例のトライステートバ
ツフア素子の回路図、第２図は従来のトライステ
ートバツフア素子の回路図、第３図は第２図の回
路の動作タイミングチヤート、第４図は従来の標
準的なコンピユータシステムのバス線まわりの回
路図、第５図は第１図の回路の動作タイミングチ
ヤートである。 １，４〜６……インバータ回路、２，３ａ，７
，１１……ノアゲート回路、８，９……トランジ
スタ、１０……デイレイ素子。
ツフア素子の回路図、第２図は従来のトライステ
ートバツフア素子の回路図、第３図は第２図の回
路の動作タイミングチヤート、第４図は従来の標
準的なコンピユータシステムのバス線まわりの回
路図、第５図は第１図の回路の動作タイミングチ
ヤートである。 １，４〜６……インバータ回路、２，３ａ，７
，１１……ノアゲート回路、８，９……トランジ
スタ、１０……デイレイ素子。
補正 平３．４．２６
考案の名称を次のように補正する。
考案の名称 トライステートバツフア素子
実用新案登録請求の範囲、図面の簡単な説明を
次のように補正する。
次のように補正する。
【実用新案登録請求の範囲】
ゲート信号の有効時に入力信号に従つて出力を
第１又は第２の論理レベルに駆動し、ゲート信号
の無効時に出力をハイインピーダンスにするトラ
イステートバツフア素子において、 ゲート信号の有効時に出力を第１の論理レベル
に駆動する第１のスイツチング素子と、 ゲート信号の有効時に出力を第２の論理レベル
に駆動する第２のスイツチング素子と、 ゲート信号の有効から無効への変化により一定
時間幅のパルス信号を出力して前記第１又は第２
の一方のスイツチング素子を強制導通させる強制
回路とを備えたことを特徴とするトライステート
バツフア素子。
第１又は第２の論理レベルに駆動し、ゲート信号
の無効時に出力をハイインピーダンスにするトラ
イステートバツフア素子において、 ゲート信号の有効時に出力を第１の論理レベル
に駆動する第１のスイツチング素子と、 ゲート信号の有効時に出力を第２の論理レベル
に駆動する第２のスイツチング素子と、 ゲート信号の有効から無効への変化により一定
時間幅のパルス信号を出力して前記第１又は第２
の一方のスイツチング素子を強制導通させる強制
回路とを備えたことを特徴とするトライステート
バツフア素子。
【図面の簡単な説明】
第１図は本考案の一実施例のトライステートバ
ツフア素子の回路図、第２図は従来のトライステ
ートバツフア素子の回路図、第３図は第２図の回
路の動作タイミングチヤート、第４図は従来の標
準的なコンピユータシステムのバス線まわりの回
路図、第５図は第１図の回路の動作タイミングチ
ヤートである。 １，４〜６……インバータ回路、２，３ａ，７
，１１……ノアゲート回路、８，９……トランジ
スタ、１０……デイレイ素子。
ツフア素子の回路図、第２図は従来のトライステ
ートバツフア素子の回路図、第３図は第２図の回
路の動作タイミングチヤート、第４図は従来の標
準的なコンピユータシステムのバス線まわりの回
路図、第５図は第１図の回路の動作タイミングチ
ヤートである。 １，４〜６……インバータ回路、２，３ａ，７
，１１……ノアゲート回路、８，９……トランジ
スタ、１０……デイレイ素子。
Claims (1)
- 【実用新案登録請求の範囲】 ゲート信号の有効時に入力信号に従つて出力を
第１又は第２の論理レベルに駆動し、ゲート信号
の無効時に出力をハイインピーダンスにするトラ
イステートバツフア素子において、 ゲート信号の有効時に出力を第１の論理レベル
に駆動する第１のスイツチング素子と、 ゲート信号の有効時に出力を第２の論理レベル
に駆動する第２のスイツチング素子と、 ゲート信号の有効から無効への変化により一定
時間幅のパルス信号を出力して前記第１又は第２
の一方のスイツチング素子を強制導通させる強制
回路とを備えたことを特徴とするトライステート
バツフア素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12367490U JPH0480133U (ja) | 1990-11-27 | 1990-11-27 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12367490U JPH0480133U (ja) | 1990-11-27 | 1990-11-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0480133U true JPH0480133U (ja) | 1992-07-13 |
Family
ID=31871367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12367490U Pending JPH0480133U (ja) | 1990-11-27 | 1990-11-27 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0480133U (ja) |
-
1990
- 1990-11-27 JP JP12367490U patent/JPH0480133U/ja active Pending
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