JPS5857902B2 - 狭いマスク開孔の形成方法 - Google Patents

狭いマスク開孔の形成方法

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JPS5857902B2
JPS5857902B2 JP54130940A JP13094079A JPS5857902B2 JP S5857902 B2 JPS5857902 B2 JP S5857902B2 JP 54130940 A JP54130940 A JP 54130940A JP 13094079 A JP13094079 A JP 13094079A JP S5857902 B2 JPS5857902 B2 JP S5857902B2
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Description

【発明の詳細な説明】 本発明は、高密度で且つ非常に小さな集積回路半導体装
置を形成するための方法に関する。
特に、シリコン基体上にサブミクロンメータの大きさの
マスク開孔を形成することに関する。
過去１０年の間にシリコン集積回路の複雑さは非常に増
加してきた。
マイクロプロセス及びミニコンピユータの適用が進むに
つれて、集積回路ではより複雑で、より速いスイッチン
グ速度及びより小さな装置への要求が高まってきている
。
集積回路のこの複雑さを増加させている半導体プロセス
の主要技術は、リソグラフィ技術である。
過去数年の間に、ラインの幅をある程度減少させること
が行なわれた。
高レベルの集積が達成できたのはフォト・リングラフィ
の欠陥レベルの減少によってであった。
現在では、約５乃至１０ミクロンメータから約３乃至５
ミクロンメータまでライン幅を段階的に減少できるよう
になった。
現在までリソグラフィプロセスではもっばら光線が用い
られてきた。
しかしながら、光学的な分解能の制限によりさらに利点
を得ることはより困難になっている。
今日では、将来において要求されるさらに高い実装密度
を達成するために、非光線リングラフィ、特に電子線や
Ｘ線の露光プロセスが推進されている。
これらの問題及びその可能な解決策が、さらに詳しく、
１３． Ｌ、 Ｃｒｉｔｃｈｌｏｗ著、”Ｈｉ ｇ ｈ
Ｓｐｅｅｄ ＭＯＳＦＥＴ ｃｉｒｃｕｉｔｓ Ｕｓ
ｉｎｇ Ａｄｖａ−ｎｃｅｄ Ｌｉｔｈｏｇｒａｐｈｙ
”第９巻、第２号、１９７６年２月、第３１頁乃至第３
７頁に述べられる。
上記出版物には、Ｘ線や電子線のリングラフィは準備に
コストがかかり複雑であることが述べられている。
しかしながら、今までのところこれらは将来の非常に複
雑な集積回路装置に対する光学的投射印刷の唯一の代わ
る方法であると信じられている。
また、標準のフォト・リングラフィ技術を進め、そして
電子線又はＸ線リングラフィのようなより高価で複雑な
技術を用いる必要を避けることにより、１ミクロンある
いはそれ以下の範囲の狭いライン幅を得る努力も行なわ
れている。
このような技術は、Ｈ，Ｂ、 Ｐｏｇｇｅ著、ＩＢＭ
ＴｅｃｈｎｉｃａｌＤｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅ
ｔｉｎの第６巻、１９７６年１１月、”Ｎａｒｒｏｗ
Ｌｉｎｅ Ｗｉｄｔｈｓ ＭａｓｋｉｎｇＭｅｔｈｏｄ
”に述べられている。
この方法は後で酸化される多孔性シリコンの使用を含む
。
他の技術がＳ、Ａ、 Ａｂｂａｓ等著、ＩＢＭ Ｔｅｃ
ｈｎｉｃａｌＤｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ
の第２０巻、第４号、１９７７年９月、第１３７６頁乃
至第１３７８頁に述べられている。
このＴＤＢには、多結晶シリコンの形成において、窒化
シリコンのような酸化障壁物質の中間マスクを最初に用
いることにより、マスクになる層をマスクする多結晶シ
リコンの使用が述べられている。
この技術により約２ミクロンメータ以下のライン幅が得
られる。
集積回路装置の製造において金属、半導体物質及び誘電
体を食刻することに関して発達してきた技術は、プラズ
マ即ち反応性イオン食刻である。
特に、反応性イオン食刻の方法は、異方性の食刻を行な
うことが可能であり、非常に高い外観の比が得られる。
すなわち垂直方向の食刻の方が水平方向の食刻よりもず
っと大きな比である。
プロセスは、イオン、自由電子及び遊離基のような種々
の非常に活発な粒子を含むプラズマ即ちイオン化ガスの
使用を含む。
食刻に用いられるプラズマは２５０℃程度までの比較的
低い温度で、０．００５乃至２０ ｔｏｒｒの範囲の低
圧力に保たれる。
プラズマ中の粒子は主としてプラズマの激しい反応を起
こす遊離基である。
低温プラズマにおけるイオン密度は粒子の１％程度であ
る。
Ｒｉｃｈａｒｄ Ｌ−Ｂｅｒｓｉｎ著、５ｏｌｉｄ ５
ｔａｔｅ Ｔｅｃｈｎｏｌｏｇｙ。
１９７６年５月、第３１頁乃至第３６頁のＡＳｕｒｖｅ
ｙ ｏｆ Ｐｌａｓｍａ−Ｅｔｃｈｉｎｇ Ｐｒｏｃｅ
ｓｓｅｓ”には、さらに詳細なプラズマ食刻プロセス及
び半導体物質への適用が述べられている。
このプロセスは、米国特許第３９６６５７７号明細書に
示されているように、シリコン半導体基体に種々のパタ
ーンの溝又は開孔を作るために用いられている。
さらに反応性イオン即ちプラズマ食刻のプロセスについ
ては、特願昭５１−７９９９５号明細書を参照すれば十
分理解できるであろう。
上記特許出願のＲＦ誘導プラズマは反応性の塩素、臭素
又はヨウ素基である。
ＲＦ放電装置やプロセスについての正確な記述は、前記
の特許出願に詳細に与えられている。
本発明の目的は、プラズマ即ち反応性イオン食刻プロセ
スを用いることによりサブミクロンメークの範囲のライ
ン幅まで通常のりソグラフイ技術の使用を進めることで
ある。
本発明では、実質的水平面と実質的垂直面とを持つＳｉ
Ｏ□のような第１の絶縁物領域がシリコン基体に形成さ
れる場合に、シリコン基体上に狭いマスク開孔を形成す
るための方法が述べられている。
垂直な面はプラズマ即ち反応性イオン食刻プロセスの結
果上じる。
第１の絶縁物とは異なるＳ ＋ ３Ｎ４のような物質か
ら構成された第２の絶縁層が実質的水平面と実質的垂直
面の両方に形成される。
水平な表面から第２の絶縁層を取り除き、そしてシリコ
ン基体上に狭い第２の絶縁物領域を提供するために、反
応性イオン食刻が用いられる。
シリコン基体の露出された表面は熱的に酸化される。
実質的垂直面を保っているサブミクロンメータの第２の
絶縁物領域は、狭いマスク開孔を形成するために適当な
食刻プロセスにより取り除かれる。
もはやこのマスク開孔は拡散、イオン注入、導電体付着
等に用いられる。
エミッタがサブミクロンメータのバイポーラ集積回路構
造体を提供するために、上記の基本的なプロセスは、修
正される。
誘電体分離により他から絶縁された単結晶シリコンのパ
ターン領域を有するシリコン基体が提供される。
ベース領域は、誘電体分離によりコレクタ・リーチ・ス
ルー領域から分離された単結晶シリコンのある領域に形
成される。
第１の絶縁物領域は、実質的水平面と実質的垂直面を有
してシリコン基体上に形成される。
第１の絶縁物は導電性の多結晶層とその上を被覆する二
酸化シリコンより構成される。
導電性の多結晶シリコンはベース接点として働く。
第１の絶練物とは異なる物質で構成された第２の絶縁層
が、水平な表面及び垂直な面の両方に形成される。
水平な層を実質的に取り除きそしてエミッタとなるよう
に設定された領域のシリコン基体の垂直な面に狭い第２
の絶縁物領域を提供するために、第２の絶縁層の反応性
イオン食刻が行なわれる。
シリコン基体の露出された表面は、熱的に酸化される。
狭い第２の絶縁物領域は、狭いマスク開孔を形成するた
めに適当な食刻技術により取り除かれる。
それから非常に高密度の集積回路を形成するために、こ
れらのマスク開孔を通じてエミッタが拡散又はイオン注
入される。
さて、第１Ａ乃至第１Ｅ図には特に、本発明の１形式で
ある基本的な製造ステップが述べられている。
第１Ａ図は、非常に高密度の集積回路を形成するために
用いられるシリコン基体のある小さな、しかし非常に拡
大された部分を示している。
単結晶シリコン基体１０が提供される。
絶縁層１２が、Ｐの単結晶シリコン領域の基板１０のあ
る主要表面上に形成される。
もちろん、シリコン基板１０はＰ又はＮの所望の導電性
をとれる。
層１２は、種々の物質即ち二酸化シリコン、シリコン窒
化物、三酸化アルミニウム等を含む物質化合物で構成さ
れる。
さてこの第１の絶縁層１２は、好ましくは前記先行技術
の所で詳しく参照して述べた反応性イオン食刻プロセス
のような食刻技術により、第１Ｂ図に示されているよう
に部分的に取り除かれる。
前記参照のＲｉｃｈａｒｄ Ｌ、 Ｂｅｒｓｉｎ著、”
Ａ ５ｕｒｖｅｙ ｏｆ Ｐｌａｓｍａ−Ｅｌｃｈｉ
ｎｇ Ｐｒｏｃｅｓｓｅｓ”に述べられているように、
食刻される絶縁層が異なれば、反応性イオン食刻雰囲気
も異なる。
第２の絶縁層１４が表面上に付着される。
第２の絶縁層は第１の絶縁層とは異なる物質で構成され
る。
第１の絶縁層１２の食刻プロセスの結果生じた実質的水
平面と実質的垂直面上に、第２の絶縁層は付着される。
第２の絶縁物が、シリコンに直接付着される時にシリコ
ンに応力を生じさせる窒化シリコンのような物質である
場合は、非常に薄い二酸化シリコンの層１５が最初に例
えば熱酸化により形成される。
第１の絶縁層１２は、例えば二酸化シリコンであると良
い。
第１Ｂ図の構造体は、第２の絶縁層１４を取り除くため
の反応性イオン食刻雰囲気中に置かれる。
反応性イオン食刻は、実質的水平面から第２の絶縁層１
４を取り除き、実質的垂直面には影響を与えないように
、行なわれる。
反応性イオン食刻の結果が第１Ｃ図に示されている。
この図では、狭い第２の層１４のみが垂直な面に存在す
る。
今や露出されたあるいは薄い二酸化シリコンの層１５の
みを有する単結晶シリコンの表面は、熱成長して二酸化
シリコン層１６を形成するために、熱酸化雰囲気、例え
ば９７０℃の酸素と水蒸気に晒される。
二酸化シリコン層１６及びやはり二酸化シリコンである
第１の絶縁層１２に影響を及ぼすことなく窒化シリコン
層１４を取り除くために、好ましい化学性食刻剤が用い
られる。
薄い二酸化シリコン層１５が存在する場合は、簡単な化
学性食刻によりまた取り除かれる。
この結果、第１Ｅ図のような構造体になる。
すなわち第２の絶縁層の厚さに直接関係する狭いマスク
開孔が形成される。
第２の絶縁層の厚さは非常に正確に制御され、約１００
０人乃至１００００人の間のサブミクロンメークの範囲
のマスク開孔が容易に得られる。
次のステップは、熱拡散方法か又はイオン注入方法によ
りマスク開孔１８を通して不純物を拡散させることであ
る。
第１Ｅ図には、例えばＭＯＳ−ＦＥＴ装置のチャンネル
・ストッパーとして働くＰ十拡散領域２０が示されてい
る。
拡散はまた、バイポーラ装置間の接合を分離するために
も作られる。
−万代わりに、誘電体のチャンネル・ストッパー１７が
第１Ｆ図に示されているように、この狭いマスク開孔に
形成される。
誘電体チャンネル・ストッパーは、Ｐ十拡散領域２０の
上部に熱的に二酸化シリコンを成長させることにより作
られる。
第１Ｆ図は、通常半埋設酸化絶縁分離と呼ばれている。
さらに代わりに、熱的成長酸化プロセスの前だがＰ十拡
散の後に、単結晶シリコンの数千オングストローム２１
が最初に食刻して取り除かれ、それから熱酸化チャンネ
ル・ストッパー２７が第１Ｇ図に示されているようによ
り平らな誘電体分離領域を得るために形成される。
第１Ｇ図は、通常完全埋設酸化絶縁分離と呼ばれている
。
第１Ｆ及び第１Ｇ図のＰ十拡散領域２０は、チャンネル
・ストツピング構造体がより効果的に働くようにするこ
とができる。
さて第２Ａ乃至第２Ｆ図の実施例では、エミッタがサブ
ミクロンメークのバイポーラ集積回路の形成が示されて
いる。
第２Ａ図は、高密度パイポ−ラ集積回路を形成するため
に用いられるシリコン基体のある小さな、しかし非常に
拡大された部分を示している。
この図ではＮＰＮトランジスタを用いているが、しかし
明らかにＰＮＰＩ−ランジスクも反対の導電性を用いて
形成できる。
単結晶シリコンのＰ−基板４２は全面付着したサブコレ
ククＮ十拡散領域４３を持つ。
それから基板の上面上にエピタキシャルＮ一層４４が成
長する。
これらのプロセスは、例えばＮＰＮバイポーラ・トラン
ジスタの形成においては標準のプロセスである。
基板は典型的には、１０乃至２０ｇ−α程度の抵抗を有
する＜１００＞結晶方向の単結晶シリコン・ウェハであ
る。
サブコレクタの拡散領域は、約１００乃至３００分の間
、１０００℃乃至１２００℃の温度で、約１０２°原子
／−の表面濃度を有するようにヒ素を用いて形成される
。
層４４を形成するためのエビクキシャル成長プロセスは
、通用の技術による約１０００乃至１２００℃の温度で
、５ｉＣＩ４／Ｈ２又はＳｉＨ４／Ｈ２の混合物を用い
て行なわれる。
エピタキシャル成長の間、Ｎ十層の不純物がエピタキシ
ャル層に移動する。
高密度集積回路のエピタキシャル層の厚さは、約２ミク
ロンメータ以下である。
熱的に成長した二酸化シリコンのようなマスク（図示さ
れず）がエピタキシャル層の表面上に形成され、適当な
フォト・リソグラフィや食刻の技術により、単結晶シリ
コンの領域間及びベース・エミッタ領域やコレクタ・リ
ーチ・スルー領域として設定される領域間の誘電体分離
が行なわれることになる領域にマスク開孔が形成される
。
第２Ａ図は、シリコン基体の単結晶シリコン領域を他か
ら絶縁分離する誘電体領域４６、及びベース・エミッタ
領域をコレクタ・リーチ・スルー領域から絶縁分離する
領域４７による部分的な誘電体分離を示す。
このタイプの誘電体領域を形成する方法は、当分野では
多くある。
前記のマスク及び米国特許第３９６６５７７号明細書の
シリコンの反応性イオン食刻プロセスを用いることが好
ましい。
前記米国特許には、マスク開孔を通して凹所を形成する
ため反応性イオン食刻を行ない、そして凹所を領域４６
及び４７の二酸化シリコンの誘電体分離で満たすことが
詳細に述べられている。
単結晶シリコン構造体の表面は、ベース領域が所望され
る所の二酸化シリコンのマスクに開孔を形成するために
、標準の二酸化シリコンによるフォトリングラフィ及び
食刻の技術を用いてマスクされる。
Ｐタイプのベース領域４５が、約４０分間、約９２５℃
で、約５ Ｘ １０１９原子／保の表面濃度を有するよ
うに、イオン注入又は熱拡散の技術により形成される。
それから構造体の表面は、すべて取り除かれる二酸化シ
リコンと上記プロセスでは約５０００人の厚さの層を形
成するようにＣＶＤプロセスにより付着された多結晶シ
リコンを持つ。
層４８はベース領域４５の接点として設定され、それゆ
えに層４８はＰベース領域の接点に適合するようにＰ＋
ドープされて、食刻ステップの後、ベース領域と誘電体
分離領域の上に保たれる。
その結果、構造体が第２Ａ図に示されている。
ここでは、第１の層としてＰ十多結晶シリコン層４８が
そして上に熱成長した薄い二酸化シリコン層４９が形成
されている。
層４９の厚さは、約１００乃至５００人である。
食刻された第１の層は、実質的水平面と実質的垂直面と
を持つ。
第１の層と異なる絶縁物質で構成された第２の層５０が
、実質的水平面と実質的垂直面の上に形成される。
この特定の実施例における層は、窒化シリコンであるこ
とが好ましい。
窒化シリコンの付着は、前記のＣＶＤプロセスにより行
なわれる。
第２の絶縁層の厚さは約３０００乃至８０００人であり
、好ましくは５０００人であると良い。
層の厚さは所望のエミッタ開孔の大きさに合わせられる
。
第２Ｂ図の構造体が窒化シリコンの反応性イオン食刻雰
囲気中に置かれ、窒化シリコン層５０が実質的１こ水平
な全表面から取り除かれ、第２Ｂ図に示されているよう
に垂直な面上に領域５０が残る。
点線は反応性イオン食刻する前の窒化シリコン層５０の
存在を示している。
薄い二酸化シリコン層４９もまた、この実施例では反応
性イオン食刻雰囲気により取り除かれる。
層５２を形成するために露出されたシリコン表面及び多
結晶シリコン領域の上に、二酸化シリコンが熱的に成長
される。
層５２の厚さは約１０００乃至５０００人である。
層５２は層４９よりずっと厚いことが重要である。
狭い窒化シリコン領域５０は、熱Ｈ３Ｐ０．！は適当な
プラズマのような適当な食刻剤を用いて食刻される。
窒化シリコン層５０の真下に残っている薄い二酸化シリ
コン層４９は、緩衝ＨＦ又は適当なプラズマ食刻剤を用
いて食刻される。
この食刻剤は層５２も食刻する。
しかしながら、層５２のわずかな割合のみが食刻して取
り除かれるだけである。
第２Ｄ図の構造体が、構造体上に薄い二酸化シリコン層
５４を成長させるために、約９７０℃の水蒸気と酸素の
熱酸化雰囲気中に置かれる。
この結果、第２Ｅ図の構造体になる。
それから側壁を除いて層５４のすべてを取り除くために
、反応性イオン食刻プロセスか行なわれる。
エミッタ不純物としてヒ素又はリンの熱拡散又はイオン
注入の技術を用いて、非常に狭いエミッタ領域５６が形
成される。
適当な金属接点５８が、所望の金属パターンにより構造
体の種々の素子を接触させるために、金属を全面付着し
て標準のフォト・リングラフィ及び食刻の技術により形
成される。
【図面の簡単な説明】
第１Ａ乃至第１Ｇ図は、本発明の基本的プロセスを示す
。 第２Ａ乃至第２Ｆ図は、エミッタがサブミクロンメータ
のバイポーラ集積回路を製造する方法を示している。 １０・・・・・・基板、１２・・・・・・第１の絶縁層
、１４・・・・・・第２の絶縁層、１５・・・・・・二
酸化シリコン、１６・・・・・・二酸化シリコン、１８
・・・・・・マスク開孔、２０・・・・・・Ｐ十拡散領
域。

Claims (1)

  1. 【特許請求の範囲】 １ 実質的に平らな表面を有し当該表面に熱酸化によっ
    て酸化物を形成し得る基体を準備し、前記表面から実質
    的に垂直に伸びる側面を有する第１の被膜領域を前記表
    面に形成し、前記酸化物及び前記第１の被膜領域に実質
    的な影響を与えることなく食刻され且つ実質的に酸化さ
    れない物質で構成された第２の被膜を所定の厚さで前記
    第１の被膜領域の上面及び前記側面並びに前記基体の表
    面に形成し、垂直方向に優先的に食刻する異方性のドラ
    イ食刻で前記第２の被膜を食刻することにより、前記基
    体の表面に前記側面に接し且つ前記厚さに相当する幅を
    有する第２の被膜の狭い領域を形成すると共に該狭い領
    域に隣接する基体表面領域を露出し、露出した前記基体
    表面領域を熱酸化し、前記狭い領域を食刻して前記厚さ
    に相当する幅の狭いマスク開孔を形成することを含む、
    狭いマスク開孔の形成方法。 ２ 上記基体として、シリコンを用い、上記第１の被膜
    領域として二酸化シリコンを用いる特許請求の範囲第１
    項記載の形成方法。
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Families Citing this family (92)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4402761A (en) * 1978-12-15 1983-09-06 Raytheon Company Method of making self-aligned gate MOS device having small channel lengths
US4282646A (en) * 1979-08-20 1981-08-11 International Business Machines Corporation Method of making a transistor array
JPS5669844A (en) * 1979-11-10 1981-06-11 Toshiba Corp Manufacture of semiconductor device
US4271583A (en) * 1980-03-10 1981-06-09 Bell Telephone Laboratories, Incorporated Fabrication of semiconductor devices having planar recessed oxide isolation region
US4274909A (en) * 1980-03-17 1981-06-23 International Business Machines Corporation Method for forming ultra fine deep dielectric isolation
US5202574A (en) * 1980-05-02 1993-04-13 Texas Instruments Incorporated Semiconductor having improved interlevel conductor insulation
US4378630A (en) * 1980-05-05 1983-04-05 International Business Machines Corporation Process for fabricating a high performance PNP and NPN structure
US4378627A (en) * 1980-07-08 1983-04-05 International Business Machines Corporation Self-aligned metal process for field effect transistor integrated circuits using polycrystalline silicon gate electrodes
US4359816A (en) * 1980-07-08 1982-11-23 International Business Machines Corporation Self-aligned metal process for field effect transistor integrated circuits
US4488162A (en) * 1980-07-08 1984-12-11 International Business Machines Corporation Self-aligned metal field effect transistor integrated circuits using polycrystalline silicon gate electrodes
US4322883A (en) * 1980-07-08 1982-04-06 International Business Machines Corporation Self-aligned metal process for integrated injection logic integrated circuits
US4758528A (en) * 1980-07-08 1988-07-19 International Business Machines Corporation Self-aligned metal process for integrated circuit metallization
US4513303A (en) * 1980-07-08 1985-04-23 International Business Machines Corporation Self-aligned metal field effect transistor integrated circuit
US4358340A (en) * 1980-07-14 1982-11-09 Texas Instruments Incorporated Submicron patterning without using submicron lithographic technique
US4394196A (en) * 1980-07-16 1983-07-19 Tokyo Shibaura Denki Kabushiki Kaisha Method of etching, refilling and etching dielectric grooves for isolating micron size device regions
JPS5743438A (en) * 1980-08-29 1982-03-11 Toshiba Corp Semiconductor device and manufacture thereof
US4356623A (en) * 1980-09-15 1982-11-02 Texas Instruments Incorporated Fabrication of submicron semiconductor devices
JPS5758356A (en) * 1980-09-26 1982-04-08 Toshiba Corp Manufacture of semiconductor device
US4366613A (en) * 1980-12-17 1983-01-04 Ibm Corporation Method of fabricating an MOS dynamic RAM with lightly doped drain
JPS57112028A (en) * 1980-12-29 1982-07-12 Fujitsu Ltd Manufacture of semiconductor device
US4442589A (en) * 1981-03-05 1984-04-17 International Business Machines Corporation Method for manufacturing field effect transistors
US4743565A (en) * 1981-03-30 1988-05-10 International Business Machines Corporation Lateral device structures using self-aligned fabrication techniques
US4688073A (en) * 1981-03-30 1987-08-18 Goth George R Lateral device structures using self-aligned fabrication techniques
US4508579A (en) * 1981-03-30 1985-04-02 International Business Machines Corporation Lateral device structures using self-aligned fabrication techniques
US4333794A (en) * 1981-04-07 1982-06-08 International Business Machines Corporation Omission of thick Si3 N4 layers in ISA schemes
US4691435A (en) * 1981-05-13 1987-09-08 International Business Machines Corporation Method for making Schottky diode having limited area self-aligned guard ring
US4796069A (en) * 1981-05-13 1989-01-03 International Business Machines Corporation Schottky diode having limited area self-aligned guard ring and method for making same
JPS57199221A (en) * 1981-06-02 1982-12-07 Toshiba Corp Manufacture of semiconductor device
FR2508704B1 (fr) * 1981-06-26 1985-06-07 Thomson Csf Procede de fabrication de transistors bipolaires integres de tres petites dimensions
JPS5848936A (ja) * 1981-09-10 1983-03-23 Fujitsu Ltd 半導体装置の製造方法
JPS5871638A (ja) * 1981-10-26 1983-04-28 Hitachi Ltd エツチング方法
NL8105559A (nl) * 1981-12-10 1983-07-01 Philips Nv Werkwijze voor het aanbrengen van een smalle groef in een substraatgebied, in het bijzonder een halfgeleidersubstraatgebied.
US4553316A (en) * 1981-12-24 1985-11-19 Texas Instruments Incorporated Self-aligned gate method for making MESFET semiconductor
US4455738A (en) * 1981-12-24 1984-06-26 Texas Instruments Incorporated Self-aligned gate method for making MESFET semiconductor
US4419809A (en) * 1981-12-30 1983-12-13 International Business Machines Corporation Fabrication process of sub-micrometer channel length MOSFETs
US4424621A (en) 1981-12-30 1984-01-10 International Business Machines Corporation Method to fabricate stud structure for self-aligned metallization
US4430791A (en) * 1981-12-30 1984-02-14 International Business Machines Corporation Sub-micrometer channel length field effect transistor process
US4445267A (en) * 1981-12-30 1984-05-01 International Business Machines Corporation MOSFET Structure and process to form micrometer long source/drain spacing
US4419810A (en) * 1981-12-30 1983-12-13 International Business Machines Corporation Self-aligned field effect transistor process
NL8105920A (nl) * 1981-12-31 1983-07-18 Philips Nv Halfgeleiderinrichting en werkwijze voor het vervaardigen van een dergelijke halfgeleiderinrichting.
DE3242113A1 (de) * 1982-11-13 1984-05-24 Ibm Deutschland Gmbh, 7000 Stuttgart Verfahren zur herstellung einer duennen dielektrischen isolation in einem siliciumhalbleiterkoerper
US4464212A (en) * 1982-12-13 1984-08-07 International Business Machines Corporation Method for making high sheet resistivity resistors
JPS6074477A (ja) * 1983-09-29 1985-04-26 Fujitsu Ltd 半導体装置及びその製造方法
US4546535A (en) * 1983-12-12 1985-10-15 International Business Machines Corporation Method of making submicron FET structure
US4636834A (en) * 1983-12-12 1987-01-13 International Business Machines Corporation Submicron FET structure and method of making
US4551906A (en) * 1983-12-12 1985-11-12 International Business Machines Corporation Method for making self-aligned lateral bipolar transistors
JPS60257676A (ja) * 1984-06-01 1985-12-19 Matsushita Electronics Corp 固体撮像装置
US4574469A (en) * 1984-09-14 1986-03-11 Motorola, Inc. Process for self-aligned buried layer, channel-stop, and isolation
US4662956A (en) * 1985-04-01 1987-05-05 Motorola, Inc. Method for prevention of autodoping of epitaxial layers
US4678537A (en) * 1985-05-23 1987-07-07 Sony Corporation Method of manufacturing semiconductor devices
US4648937A (en) * 1985-10-30 1987-03-10 International Business Machines Corporation Method of preventing asymmetric etching of lines in sub-micrometer range sidewall images transfer
US4654119A (en) * 1985-11-18 1987-03-31 International Business Machines Corporation Method for making submicron mask openings using sidewall and lift-off techniques
US4707218A (en) 1986-10-28 1987-11-17 International Business Machines Corporation Lithographic image size reduction
US4933295A (en) * 1987-05-08 1990-06-12 Raytheon Company Method of forming a bipolar transistor having closely spaced device regions
US4818713A (en) * 1987-10-20 1989-04-04 American Telephone And Telegraph Company, At&T Bell Laboratories Techniques useful in fabricating semiconductor devices having submicron features
EP0313683A1 (en) * 1987-10-30 1989-05-03 International Business Machines Corporation Method for fabricating a semiconductor integrated circuit structure having a submicrometer length device element
US4818714A (en) * 1987-12-02 1989-04-04 Advanced Micro Devices, Inc. Method of making a high performance MOS device having LDD regions with graded junctions
EP0338102B1 (de) * 1988-04-19 1993-03-10 International Business Machines Corporation Verfahren zur Herstellung von integrierten Halbleiterstrukturen welche Feldeffekttransistoren mit Kanallängen im Submikrometerbereich enthalten
US4906588A (en) * 1988-06-23 1990-03-06 Dallas Semiconductor Corporation Enclosed buried channel transistor
US5122474A (en) * 1988-06-23 1992-06-16 Dallas Semiconductor Corporation Method of fabricating a CMOS IC with reduced susceptibility to PMOS punchthrough
US4943537A (en) * 1988-06-23 1990-07-24 Dallas Semiconductor Corporation CMOS integrated circuit with reduced susceptibility to PMOS punchthrough
US5015595A (en) * 1988-09-09 1991-05-14 Advanced Micro Devices, Inc. Method of making a high performance MOS device having both P- and N-LDD regions using single photoresist mask
DE3888184D1 (de) * 1988-11-17 1994-04-07 Ibm Verfahren zur Herstellung von Masken mit Strukturen im Submikrometerbereich.
EP0407077A3 (en) * 1989-07-03 1992-12-30 AT&T Corp. Trench etching in an integrated-circuit semiconductor device
US5004703A (en) * 1989-07-21 1991-04-02 Motorola Multiple trench semiconductor structure method
IT1231300B (it) * 1989-07-24 1991-11-28 Sgs Thomson Microelectronics Processo di definizione e realizzazione di una regione attivadi dimensioni molto ridotte in uno strato di materiale semiconduttore
US5106471A (en) * 1990-04-02 1992-04-21 Motorola, Inc. Reactive ion etch process for surface acoustic wave (SAW) device fabrication
US5175606A (en) * 1990-08-27 1992-12-29 Taiwan Semiconductor Manufacturing Company Reverse self-aligned BiMOS transistor integrated circuit
US5028557A (en) * 1990-08-27 1991-07-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of making a reverse self-aligned BIMOS transistor integrated circuit
US5071780A (en) * 1990-08-27 1991-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Reverse self-aligned transistor integrated circuit
US5235204A (en) * 1990-08-27 1993-08-10 Taiwan Semiconductor Manufacturing Company Reverse self-aligned transistor integrated circuit
JPH05315604A (ja) * 1992-05-13 1993-11-26 Matsushita Electron Corp 半導体装置の製造方法
US5432103A (en) * 1992-06-22 1995-07-11 National Semiconductor Corporation Method of making semiconductor ROM cell programmed using source mask
US6139483A (en) * 1993-07-27 2000-10-31 Texas Instruments Incorporated Method of forming lateral resonant tunneling devices
US5466615A (en) * 1993-08-19 1995-11-14 Taiwan Semiconductor Manufacturing Company Ltd. Silicon damage free process for double poly emitter and reverse MOS in BiCMOS application
US5618383A (en) * 1994-03-30 1997-04-08 Texas Instruments Incorporated Narrow lateral dimensioned microelectronic structures and method of forming the same
US5665997A (en) * 1994-03-31 1997-09-09 Texas Instruments Incorporated Grated landing area to eliminate sticking of micro-mechanical devices
US5460991A (en) * 1995-03-16 1995-10-24 United Microelectronics Corporation Method of making high coupling ratio flash EEPROM device
US5714039A (en) * 1995-10-04 1998-02-03 International Business Machines Corporation Method for making sub-lithographic images by etching the intersection of two spacers
CN1072392C (zh) * 1996-09-09 2001-10-03 美禄科技股份有限公司 高密度金属栅金属氧化物半导体的制造方法
US5804485A (en) * 1997-02-25 1998-09-08 Miracle Technology Co Ltd High density metal gate MOS fabrication process
US6306702B1 (en) 1999-08-24 2001-10-23 Advanced Micro Devices, Inc. Dual spacer method of forming CMOS transistors with substantially the same sub 0.25 micron gate length
US6540928B1 (en) 1999-09-10 2003-04-01 Unaxis Usa Inc. Magnetic pole fabrication process and device
US6547975B1 (en) 1999-10-29 2003-04-15 Unaxis Usa Inc. Magnetic pole fabrication process and device
US6413792B1 (en) 2000-04-24 2002-07-02 Eagle Research Development, Llc Ultra-fast nucleic acid sequencing device and a method for making and using the same
US7001792B2 (en) 2000-04-24 2006-02-21 Eagle Research & Development, Llc Ultra-fast nucleic acid sequencing device and a method for making and using the same
US8232582B2 (en) 2000-04-24 2012-07-31 Life Technologies Corporation Ultra-fast nucleic acid sequencing device and a method for making and using the same
US20020127855A1 (en) * 2001-01-04 2002-09-12 Sauer Jon Robert Method for fabricating a pattern in a mask on a surface of an object and product manufactured thereby
US6605519B2 (en) 2001-05-02 2003-08-12 Unaxis Usa, Inc. Method for thin film lift-off processes using lateral extended etching masks and device
DE10330838B4 (de) 2003-07-08 2005-08-25 Infineon Technologies Ag Elektronisches Bauelement mit Schutzring
KR20100009625A (ko) * 2008-05-30 2010-01-28 캐논 아네르바 가부시키가이샤 규소 화합물 형성 방법 및 이의 시스템
US9847233B2 (en) * 2014-07-29 2017-12-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3799777A (en) * 1972-06-20 1974-03-26 Westinghouse Electric Corp Micro-miniature electronic components by double rejection
US3863330A (en) * 1973-08-02 1975-02-04 Motorola Inc Self-aligned double-diffused MOS devices
US3966577A (en) * 1973-08-27 1976-06-29 Trw Inc. Dielectrically isolated semiconductor devices
US3846822A (en) * 1973-10-05 1974-11-05 Bell Telephone Labor Inc Methods for making field effect transistors
US4124933A (en) * 1974-05-21 1978-11-14 U.S. Philips Corporation Methods of manufacturing semiconductor devices
JPS5131186A (ja) * 1974-09-11 1976-03-17 Hitachi Ltd
US4037307A (en) * 1975-03-21 1977-07-26 Bell Telephone Laboratories, Incorporated Methods for making transistor structures
US4063992A (en) * 1975-05-27 1977-12-20 Fairchild Camera And Instrument Corporation Edge etch method for producing narrow openings to the surface of materials
US4026740A (en) * 1975-10-29 1977-05-31 Intel Corporation Process for fabricating narrow polycrystalline silicon members
JPS5324277A (en) * 1976-08-18 1978-03-06 Nec Corp Semiconductor devic e and its production
US4103415A (en) * 1976-12-09 1978-08-01 Fairchild Camera And Instrument Corporation Insulated-gate field-effect transistor with self-aligned contact hole to source or drain
JPS53132275A (en) * 1977-04-25 1978-11-17 Nippon Telegr & Teleph Corp <Ntt> Semiconductor device and its production
US4139442A (en) * 1977-09-13 1979-02-13 International Business Machines Corporation Reactive ion etching method for producing deep dielectric isolation in silicon
JPS5444483A (en) * 1977-09-14 1979-04-07 Matsushita Electric Ind Co Ltd Mos type semiconductor device and its manufacture
US4160991A (en) * 1977-10-25 1979-07-10 International Business Machines Corporation High performance bipolar device and method for making same

Also Published As

Publication number Publication date
EP0010624B1 (de) 1982-06-23
CA1120609A (en) 1982-03-23
JPS57184249A (en) 1982-11-12
IT1164517B (it) 1987-04-15
EP0010624A1 (de) 1980-05-14
US4209349A (en) 1980-06-24
JPH0358173B2 (ja) 1991-09-04
JPS5563827A (en) 1980-05-14
DE2963174D1 (en) 1982-08-12
IT7926807A0 (it) 1979-10-26

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