JPH048067A - クロック信号生成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えば液晶表示パネルにフレーム表示が行な
われる液晶表示装置への装備に好適なりロック信号生成
装置に関すて。

［発明の概要〕 本発明は、例えば液晶表示パネルにフレーム表示が行な
われる液晶表示装置への装備に好適なりロック信号生成
装置に関し、水平同期信号にジッタが発生した場合にお
いても、フレームメモリに格納された映像信号のアクセ
スクロンク信号等に使用されるクロック信号の個数が１
水平期間において常に一定の個数に制限される構成によ
り、ジッタに起因して水平走査線の補間信号に不良が発
生するのを回避して、適正な補間が容易に行なえるとと
もに、装置の小型化、簡素化が行なえるようにしたもの
である。

〔従来の技術〕

フレーム表示が可能な液晶表示装置では、表示パネル上
で走査線の補間が行なわれるため、その補間の際には１
フレ一ム分の映像信号がディジタル化されてフレームメ
モリに一旦格納される。

そして、補間時には、フレームメモリから映像信号が読
み出されて走査されるので、その読み出しくアクセス）
のタイミングとなるクロック信号の数は、ｌ水平期間内
で常に一定であることが望ましく、この場合、水平同期
信号の定倍（例えば、４ｆｓｃ）の発振器からクロック
信号を得ることができる。

一方、水平同期信号は、第２図から理解されるように、
標準信号としては１水平期間（ＩＨ）において、一定の
クロック信号数を有するが、例えばＶＴＲの回転ヘッド
の回転ムラ等によりジッタが発生すると（非標準信号）
、ＩＨ分のクロック信号数は増加する。

その結果、補間される映像信号にはジッタによる不良が
発生し、適正な補間が行なわれなくなる。

そこで、第３図から理解されるようにＰＬＬ回路（１０
０）の入力端子（２００）から水平同期信号が入力され
ると、その信号が位相比較器（Ｐ／Ｃ）（１１０）、低
域通過フィルタ（Ｌ　Ｐ　Ｆ）（１２０）を介して電圧
制御発振器（Ｖ　Ｃ０）（１３０）に入力され、Ｖ　Ｃ
Ｏ（１３０）の出力は端子（３００）から出力されると
ともに、（１／ｎ）分周器（Ｉ４０）を介してＰ　／　
Ｃ（１１０）に帰還され、これにより、出力端子（３０
０）から標準信号に近い水平同期信号が出力されるよう
にしている。

〔発明が解決しようとする課題〕

しかしながら、ＰＬＬ回路（１００）が使用された場合
、Ｖ　ＣＯ（１３０）等の調整が困難であることに加え
、構成要素が多くなるため、装置の小型化、面素化の妨
げとなっていた。

本発明の目的は、水平同期信号のジッタによる補間信号
の不良を回避して、適正な走査線の補間が容易に行なえ
るとともに、装置の小型化、簡素化が可能とされたクロ
ック信号生成装置を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明に係るクロック信号
生成装置は、 複合映像信号から分離された水平同期信号でリセット可
能とされ、所定の時間間隔でパルス信号（Ｐ）が出力さ
れる発振器（５）と、 上記パルス信号（Ｐ）が所望の値だけ計数されるととも
に、該計数が行なわれるのに応答して出力レベルがハイ
レベルとされるカウンタ（７）と、上記カウンタ（７）
の出力レベルがハイレベルトサれているのを条件とし、
上記発振器（５）のパルス信号（Ｐ）が入力されるのに
応答して、該入力されたパルス信号（Ｐ）が１水平期間
のクロック信号（Ｃ）として出力されるゲート回路（９
）と、を有することを特徴とする。

〔作用〕

本発明に係るクロック信号生成装置では、カウンタの出
力レベルがハイレベルとされているのを条件として、そ
の期間にゲート回路に入力されたパルス信号の個数が、
１水平期間のクロック信号数とされる。

〔実施例〕

以下、本発明に係るクロック信号生成装置の好適な実施
例を、図面に基いて説明する。

第１図において、クロック信号生成装置（１）は、端子
（５０）から入力された複合映像信号から、水平同期信
号が分離される分離回路（水平同期信号ＳＥ　ｐ　）　
（３）と、分離回路（３）の出力が各々入力される発振
器（５）とカウンタ（７）とを有している。

発振器（５）は、分離回路（３）から入力された水平同
期信号でリセットされ、所定の時間間隔（周波数が例え
ば４ｆｓｃ）でパルス信号（Ｐ）が発生・出力され、カ
ウンタ（７）と、アンドゲート回路（９）の−方の入力
端子（９ａ）に入力される。

そして、カウンタ（力では、分離回路（３）から水平同
期信号が入力されるのを計数開始タイミングとして、発
振器（５）から入力されるパルス信号（Ｐ）の個数が計
数され、その計数値が、例えば値４８０となったときに
（次段の処理の量に対応している）計数が終了される。

また、カウンタ（７）が計数を行っているときには、そ
の出力レベルはハイレベルとされ、アンドゲート回路（
９）の他方の端子（９ｂ）に入力される。

従って、アンドゲート回路（９）の出力は、カウンタ（
７）の出力レベルがハイレベルとなっている期間のみ、
パルス信号（Ｐ）と同一のパルス信号となり、このパル
ス信号が、フレームメモリ（１０）のアクセスクロック
信号（Ｃ）等として利用される。

この場合、端子（５０）から入力された複合映像信号は
処理部（６０）に取り込まれ、映像信号の取出し、ディ
ジタル化処理等が行なれわてフレームメモリ（１０）に
取り込まれる。

そして、処理部（６０）の出力信号と、フレームメモリ
（工０）の出力信号は、スイッチ部（２０）を介して液
晶表示パネル（３０）に入力される。

なお、スイッチ部（２０）では、処理部（６０）からの
入力信号（垂直同期信号等）に応じて１フイールド毎に
平行接続とクロス接続とに切り換えられて、映像信号（
ｏｄｄ）と補間信号（フレームメモリ（１０）の出力信
号；ｅｖｅｎ）との切換えが行われる。

以上説明したように、本実施例では、カウンタ（７）の
出力レベルかハイレベルのときを１水平期間とし、この
期間にクロック信号（Ｃ）がフレームメモリ（１０）に
入力される。

従って、１水平期間のクロック信号（Ｃ）の数は常に一
定の個数に制限され（すなわち、上限を有する）、分離
回路（３）から出力される水平同信号にジッタが生じた
場合であっても、フレームメモリ（１０）のアクセスク
ロック信号（Ｃ）の個数が一定の個数に制限されるため
、ジッタによる補間信号の不良（例えば、１水平走査線
が次段の走査ライン上に折り返される）が回避される。

その結果、適正な補間が容易に行なえる。

また、ＰＬＬ回路（１００）が使用されるものに比べ構
成が簡単であり、装置（１）はディジタルＩＣのみでの
構成も可能であるため、装置（１）の部品点数を減らし
て、小型化、簡素化が可能となる。

なお、クロック信号（Ｃ）は、装置（１）が装備される
液晶表示装置の各種クロック信号として使用することが
できる。

〔発明の効果〕

以上の説明で理解されるように、本発明に係るクロック
信号生成装置では、カウンタの出力レベルがハイレベル
とされているのを条件として、その期間にゲート回路に
入力されたパルス信号の個数が、■水平期間のクロック
信号数とされる。

従って、複合映像信号から分離された水平同期信号にジ
ッタが生じた場合においても、工水平期間内のクロック
信号の個数は一定の個数に制限される。

その結果、フレームメモリに格納された１フレ一ム分の
映像信号がアクセスされる際のクロック信号数が一定の
個数に制限されるので、走査線の補間信号にはジッタに
よる不良が生ぜず、適正な補間を容易に行なうことがで
きる。

また、従来のようにＰＬＬ回路を使用するものに比べ、
調整が容易となるので、良好な補間処理が維持されると
ともに、例えばディジタルＩＣのみで構成できる等、部
品点数が少なくなるので、装置の小型化、簡素化が可能
となる。

【図面の簡単な説明】

第１図は、本発明に係るクロック信号生成装置の好適な
実施例における全体概略構成図、第２図は、水平同期信
号とクロック信号との関係を示すタイミングチャート図
、第３図は、従来例の構成図である。 （１）はクロック信号生成装置、（３）は分離回路、（
５）は発振器、（７）はカウンタ、（９）はアンドゲー
ト回路、（１０）はフレームメモリ、（３０）は液晶表
示パネルである。

Claims (1)

1. 【特許請求の範囲】 複合映像信号から分離された水平同期信号でリセット可
   能とされ、所定の時間間隔でパルス信号が出力される発
   振器と、 上記パルス信号が所望の値だけ計数されるとともに、該
   計数が行なわれるのに応答して出力レベルがハイレベル
   とされるカウンタと、 上記カウンタの出力レベルがハイレベルとされているの
   を条件とし、上記発振器のパルス信号が入力されるのに
   応答して、該入力されたパルス信号が１水平期間のクロ
   ック信号として出力されるゲート回路と、 を有することを特徴とするクロック信号生成装置。