JPH05219403A - 同期変換装置 - Google Patents
同期変換装置Info
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- JPH05219403A JPH05219403A JP4018080A JP1808092A JPH05219403A JP H05219403 A JPH05219403 A JP H05219403A JP 4018080 A JP4018080 A JP 4018080A JP 1808092 A JP1808092 A JP 1808092A JP H05219403 A JPH05219403 A JP H05219403A
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- Japan
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- circuit
- read address
- read
- address
- digital memory
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- 238000001514 detection method Methods 0.000 claims abstract description 12
- 238000006243 chemical reaction Methods 0.000 claims description 20
- 230000001360 synchronised effect Effects 0.000 claims description 13
- 230000006866 deterioration Effects 0.000 abstract description 3
- 230000003111 delayed effect Effects 0.000 abstract 1
- 238000000926 separation method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 1
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- Synchronizing For Television (AREA)
- Television Signal Processing For Recording (AREA)
- Television Systems (AREA)
Abstract
(57)【要約】
【構成】映像信号入力端子ａから入力されたアナログ・
テレビジョン映像信号は、Ａ／Ｄ変換回路２でデジタル
化され、書き込みアドレスｃでデジタル・メモリー回路
３に記憶される。基準信号入力端子ｂから入力した基準
同期信号に基づき、同相読みだしアドレスｄ及び進相読
みだしアドレスｅが発生される。タイミング検出回路１
１は、書き込みアドレスｃと同相読みだしアドレスとの
関係が、デジタル・メモリー回路３の新旧データ読みだ
し不確定領域内にあるかどうかを検出し、ある場合には
進相読みだしアドレスｅで読みだしを行わせ、読みださ
れたデータを遅延切り替え回路４によって遅延させる。 【効果】デジタル・メモリーの新旧データ読みだし不確
定領域においてもフィールドまたはフレームの変換を行
わないので、出力信号の不連続性や画質劣化が発生しな
い。
テレビジョン映像信号は、Ａ／Ｄ変換回路２でデジタル
化され、書き込みアドレスｃでデジタル・メモリー回路
３に記憶される。基準信号入力端子ｂから入力した基準
同期信号に基づき、同相読みだしアドレスｄ及び進相読
みだしアドレスｅが発生される。タイミング検出回路１
１は、書き込みアドレスｃと同相読みだしアドレスとの
関係が、デジタル・メモリー回路３の新旧データ読みだ
し不確定領域内にあるかどうかを検出し、ある場合には
進相読みだしアドレスｅで読みだしを行わせ、読みださ
れたデータを遅延切り替え回路４によって遅延させる。 【効果】デジタル・メモリーの新旧データ読みだし不確
定領域においてもフィールドまたはフレームの変換を行
わないので、出力信号の不連続性や画質劣化が発生しな
い。
Description
【０００１】
【産業上の利用分野】本発明はフレーム・シンクロナイ
ザなどと称される、数フィールド以上の映像信号を記憶
出来るデジタル・メモリーを用いて入力映像信号の時間
軸補正を行う同期変換装置に関し、とくにデジタル・メ
モリーの新旧データ不確定領域内でのリード・ライト・
アクセスにて発生する新旧データの混在した映像信号の
読みだしを防止する回路に関する。
ザなどと称される、数フィールド以上の映像信号を記憶
出来るデジタル・メモリーを用いて入力映像信号の時間
軸補正を行う同期変換装置に関し、とくにデジタル・メ
モリーの新旧データ不確定領域内でのリード・ライト・
アクセスにて発生する新旧データの混在した映像信号の
読みだしを防止する回路に関する。
【０００２】
【従来の技術】従来、この種の同期変換装置は、デジタ
ル・メモリーへのリード・ライト・アクセスが新旧デー
タ不確定領域にて行われているかどうかを検出し、新旧
データ不確定領域にて行われている場合にはデジタル・
メモリーの新旧データの混在しないフィールドへリード
・アクセスを変更させて読みだし、読みだしたデータの
データ補間または色信号データ極性反転の処理によりフ
ィールドまたはフレームの変換を行っていた。
ル・メモリーへのリード・ライト・アクセスが新旧デー
タ不確定領域にて行われているかどうかを検出し、新旧
データ不確定領域にて行われている場合にはデジタル・
メモリーの新旧データの混在しないフィールドへリード
・アクセスを変更させて読みだし、読みだしたデータの
データ補間または色信号データ極性反転の処理によりフ
ィールドまたはフレームの変換を行っていた。
【０００３】
【発明が解決しようとする課題】上述した従来のテレビ
ジョン映像信号の同期変換装置では、フィールドまたは
フレームの入れ替えを行っているので、装置出力におい
てテレビジョン映像信号の不連続性および画質劣化をも
たらすという欠点がある。
ジョン映像信号の同期変換装置では、フィールドまたは
フレームの入れ替えを行っているので、装置出力におい
てテレビジョン映像信号の不連続性および画質劣化をも
たらすという欠点がある。
【０００４】
【課題を解決するための手段】本発明の同期変換装置
は、入力されたアナログ映像信号をアナログ量からデジ
タル量に変換するＡ／Ｄ変換回路と、このＡ／Ｄ変換回
路によってデジタル化された映像信号を複数フィールド
記録し読みだすデジタルメモリー回路と、このデジタル
メモリー回路から読みだされたデジタル映像信号をデジ
タル量からアナログ量に変換するＤ／Ａ変換回路と、前
記入力されたアナログ映像信号から前記デジタルメモリ
ー回路への書き込みアドレスを発生する書き込みアドレ
ス発生回路と、入力された基準同期信号から前記デジタ
ルメモリー回路への同相読みだしアドレスを発生する同
相読みだしアドレス発生回路とを有し、前記入力された
アナログ映像信号を時間軸補正して前記入力された基準
同期信号に同期化させる同期変換装置において、前記入
力された基準同期信号から前記同期読みだしアドレスよ
りも進んだ進相読みだしアドレスを発生する進相読みだ
しアドレス発生回路と、前記書き込みアドレス及び同相
読みだしアドレスのアドレス値から前記デジタルメモリ
ー回路の新旧データ読みだし不確定領域でのリード・ラ
イト・アクセスを検出するタイミング検出回路と、この
タイミング検出回路からの検出信号により制御されて前
記同相読みだしアドレスと前記進相読みだしアドレスと
を切り替えて前記デジタルメモリー回路に読みだしアド
レスを送り出す読みだしアドレス切り替え回路と、前記
進相読みだしアドレスによる前記デジタルメモリー回路
読みだしでの装置遅延のずれを合わせる遅延切り替え回
路とを含んでいる。
は、入力されたアナログ映像信号をアナログ量からデジ
タル量に変換するＡ／Ｄ変換回路と、このＡ／Ｄ変換回
路によってデジタル化された映像信号を複数フィールド
記録し読みだすデジタルメモリー回路と、このデジタル
メモリー回路から読みだされたデジタル映像信号をデジ
タル量からアナログ量に変換するＤ／Ａ変換回路と、前
記入力されたアナログ映像信号から前記デジタルメモリ
ー回路への書き込みアドレスを発生する書き込みアドレ
ス発生回路と、入力された基準同期信号から前記デジタ
ルメモリー回路への同相読みだしアドレスを発生する同
相読みだしアドレス発生回路とを有し、前記入力された
アナログ映像信号を時間軸補正して前記入力された基準
同期信号に同期化させる同期変換装置において、前記入
力された基準同期信号から前記同期読みだしアドレスよ
りも進んだ進相読みだしアドレスを発生する進相読みだ
しアドレス発生回路と、前記書き込みアドレス及び同相
読みだしアドレスのアドレス値から前記デジタルメモリ
ー回路の新旧データ読みだし不確定領域でのリード・ラ
イト・アクセスを検出するタイミング検出回路と、この
タイミング検出回路からの検出信号により制御されて前
記同相読みだしアドレスと前記進相読みだしアドレスと
を切り替えて前記デジタルメモリー回路に読みだしアド
レスを送り出す読みだしアドレス切り替え回路と、前記
進相読みだしアドレスによる前記デジタルメモリー回路
読みだしでの装置遅延のずれを合わせる遅延切り替え回
路とを含んでいる。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例であるテレビジョ
ン映像信号の同期変換装置のブロック図である。
ン映像信号の同期変換装置のブロック図である。
【０００７】映像信号入力端子ａより入力されたアナロ
グ・テレビジョン映像信号は、クランプ回路１と書き込
み系同期分離回路６に送られる。
グ・テレビジョン映像信号は、クランプ回路１と書き込
み系同期分離回路６に送られる。
【０００８】アナログ・テレビジョン映像信号はデジタ
ル変換を安定にする為、クランプ回路１にてペデスタル
・レベルが一定にされ、Ａ／Ｄ変換回路２に送られてデ
ジタル・テレビジョン映像信号となる。
ル変換を安定にする為、クランプ回路１にてペデスタル
・レベルが一定にされ、Ａ／Ｄ変換回路２に送られてデ
ジタル・テレビジョン映像信号となる。
【０００９】一方、書き込み系同期分離回路６では入力
されたアナログ・テレビジョン映像信号に同期した垂直
・水平・色相の各タイミング・パルスおよびサンプリン
グ・クロックを発生し、これらに基づき書き込みアドレ
ス発生回路７にて書き込みアドレスｃがつくられる。書
き込みアドレスｃは、デジタル・メモリー回路３とタイ
ミング検出回路１１に送られる。
されたアナログ・テレビジョン映像信号に同期した垂直
・水平・色相の各タイミング・パルスおよびサンプリン
グ・クロックを発生し、これらに基づき書き込みアドレ
ス発生回路７にて書き込みアドレスｃがつくられる。書
き込みアドレスｃは、デジタル・メモリー回路３とタイ
ミング検出回路１１に送られる。
【００１０】デジタル・メモリー回路３は数フィールド
以上のテレビジョン映像信号を記憶する容量を持ち、Ａ
／Ｄ変換回路２から送られてきたデジタル・テレビジョ
ン映像信号を書き込みアドレスｃに基づき記憶してい
く。
以上のテレビジョン映像信号を記憶する容量を持ち、Ａ
／Ｄ変換回路２から送られてきたデジタル・テレビジョ
ン映像信号を書き込みアドレスｃに基づき記憶してい
く。
【００１１】基準信号入力端子ｂより入力された基準同
期信号は、読みだし系同期分離回路８にて基準同期信号
に同期した垂直・水平・色相の各タイミング・パルスお
よびサンプリング・クロックを発生し、これらは同相読
みだしアドレス発生回路９と進相読みだしアドレス発生
回路１０に送られる。
期信号は、読みだし系同期分離回路８にて基準同期信号
に同期した垂直・水平・色相の各タイミング・パルスお
よびサンプリング・クロックを発生し、これらは同相読
みだしアドレス発生回路９と進相読みだしアドレス発生
回路１０に送られる。
【００１２】同相読みだしアドレス発生回路９では同相
読みだしアドレスｄを、進相読みだしアドレス発生回路
１０では進相読みだしアドレスｅをそれぞれ作り出し、
同相読みだしアドレスｄはタイミング検出回路１１と読
みだしアドレス切り替え回路１２へ、また進相読みだし
アドレスｅは読みだしアドレス切り替え回路１２へと送
られる。
読みだしアドレスｄを、進相読みだしアドレス発生回路
１０では進相読みだしアドレスｅをそれぞれ作り出し、
同相読みだしアドレスｄはタイミング検出回路１１と読
みだしアドレス切り替え回路１２へ、また進相読みだし
アドレスｅは読みだしアドレス切り替え回路１２へと送
られる。
【００１３】タイミング検出回路１１では、書き込みア
ドレスｃと同相読みだしアドレスｄとの関係がデジタル
・メモリー回路３の新旧データ読みだし不確定領域内に
あるかどうかを双方のアドレス値により検出し、その検
出結果に基づいて読みだしアドレス切り替え信号ｆを作
り出し、読みだしアドレス切り替え回路１２と遅延切り
替え回路４に送る。
ドレスｃと同相読みだしアドレスｄとの関係がデジタル
・メモリー回路３の新旧データ読みだし不確定領域内に
あるかどうかを双方のアドレス値により検出し、その検
出結果に基づいて読みだしアドレス切り替え信号ｆを作
り出し、読みだしアドレス切り替え回路１２と遅延切り
替え回路４に送る。
【００１４】読みだしアドレス切り替え回路１２では、
読みだしアドレス切り替え信号ｆに基づき、デジタル・
メモリー回路３のリード・ライト・アクセスが新旧デー
タ読みだし不確定領域内で行っていれば進相読みだしア
ドレスｅ、新旧データ読みだし確定領域内で行っていれ
ば同相読みだしアドレスｄを読みだしアドレスｇとして
デジタル・メモリー回路３へ送り出す。
読みだしアドレス切り替え信号ｆに基づき、デジタル・
メモリー回路３のリード・ライト・アクセスが新旧デー
タ読みだし不確定領域内で行っていれば進相読みだしア
ドレスｅ、新旧データ読みだし確定領域内で行っていれ
ば同相読みだしアドレスｄを読みだしアドレスｇとして
デジタル・メモリー回路３へ送り出す。
【００１５】デジタル・メモリー回路３では、記憶され
ていたデジタル・テレビジョン映像信号が読みだしアド
レスｇに基づいて読みだされ、遅延切り替え回路４に送
られる。
ていたデジタル・テレビジョン映像信号が読みだしアド
レスｇに基づいて読みだされ、遅延切り替え回路４に送
られる。
【００１６】遅延切り替え回路４では、デジタル・メモ
リー回路３から読みだされたデジタル・テレビジョン映
像信号が同相読みだしアドレスｄによる場合には遅延さ
せず、進相読みだしアドレスｅによる場合には同相読み
だしアドレスｄに対する進相分の遅延をする切り替えを
読みだしアドレス切り替え信号ｆにて行い、遅延量一定
のデジタル・テレビジョン映像信号にしてＤ／Ａ変換回
路５に送り出す。
リー回路３から読みだされたデジタル・テレビジョン映
像信号が同相読みだしアドレスｄによる場合には遅延さ
せず、進相読みだしアドレスｅによる場合には同相読み
だしアドレスｄに対する進相分の遅延をする切り替えを
読みだしアドレス切り替え信号ｆにて行い、遅延量一定
のデジタル・テレビジョン映像信号にしてＤ／Ａ変換回
路５に送り出す。
【００１７】Ｄ／Ａ変換回路５では、送られてきたデジ
タル・テレビジョン映像信号をアナログ・テレビジョン
映像信号に変換して映像信号出力端子ｈに送り出す。
タル・テレビジョン映像信号をアナログ・テレビジョン
映像信号に変換して映像信号出力端子ｈに送り出す。
【００１８】以上説明したようにして、映像信号出力端
子ｈには基準同期信号に同期化した、かつ同位相のアナ
ログ・テレビジョン映像信号が出力される。
子ｈには基準同期信号に同期化した、かつ同位相のアナ
ログ・テレビジョン映像信号が出力される。
【００１９】
【発明の効果】以上説明したように本発明は、デジタル
・メモリーの新旧データ読みだし不確定領域において、
テレビジョン映像信号のフィールドまたはフレーム変換
を行わず遅延回路の切り替え制御を行っているので、装
置出力においてテレビジョン映像信号の不連続性や画質
劣化が発生する事がなく安定な動作が可能となる。
・メモリーの新旧データ読みだし不確定領域において、
テレビジョン映像信号のフィールドまたはフレーム変換
を行わず遅延回路の切り替え制御を行っているので、装
置出力においてテレビジョン映像信号の不連続性や画質
劣化が発生する事がなく安定な動作が可能となる。
【図１】本発明の一実施例を示すブロック図である。
１ クランプ回路 ２ Ａ／Ｄ変換回路 ３ デジタル・メモリー回路 ４ 遅延切り替え回路 ５ Ｄ／Ａ変換回路 ６ 書き込み系同期分離回路 ７ 書き込みアドレス発生回路 ８ 読みだし系同期分離回路 ９ 同相読みだしアドレス発生回路 １０ 進相読みだしアドレス発生回路 １１ タイミング検出回路 １２ 読みだしアドレス切り替え回路
Claims (1)
- 【請求項１】 入力されたアナログ映像信号をアナログ
量からデジタル量に変換するＡ／Ｄ変換回路と、このＡ
／Ｄ変換回路によってデジタル化された映像信号を複数
フィールド記録し読みだすデジタルメモリー回路と、こ
のデジタルメモリー回路から読みだされたデジタル映像
信号をデジタル量からアナログ量に変換するＤ／Ａ変換
回路と、前記入力されたアナログ映像信号から前記デジ
タルメモリー回路への書き込みアドレスを発生する書き
込みアドレス発生回路と、入力された基準同期信号から
前記デジタルメモリー回路への同相読みだしアドレスを
発生する同相読みだしアドレス発生回路とを有し、前記
入力されたアナログ映像信号を時間軸補正して前記入力
された基準同期信号に同期化させる同期変換装置におい
て、前記入力された基準同期信号から前記同期読みだし
アドレスよりも進んだ進相読みだしアドレスを発生する
進相読みだしアドレス発生回路と、前記書き込みアドレ
ス及び同相読みだしアドレスのアドレス値から前記デジ
タルメモリー回路の新旧データ読みだし不確定領域での
リード・ライト・アクセスを検出するタイミング検出回
路と、このタイミング検出回路からの検出信号により制
御されて前記同相読みだしアドレスと前記進相読みだし
アドレスとを切り替えて前記デジタルメモリー回路に読
みだしアドレスを送り出す読みだしアドレス切り替え回
路と、前記進相読みだしアドレスによる前記デジタルメ
モリー回路読みだしでの装置遅延のずれを合わせる遅延
切り替え回路とを含むことを特徴とする同期変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4018080A JPH05219403A (ja) | 1992-02-04 | 1992-02-04 | 同期変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4018080A JPH05219403A (ja) | 1992-02-04 | 1992-02-04 | 同期変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05219403A true JPH05219403A (ja) | 1993-08-27 |
Family
ID=11961676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4018080A Withdrawn JPH05219403A (ja) | 1992-02-04 | 1992-02-04 | 同期変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05219403A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001309202A (ja) * | 2000-04-19 | 2001-11-02 | Matsushita Electric Ind Co Ltd | フレームシンクロナイザ |
| KR100782187B1 (ko) * | 2006-05-10 | 2007-12-04 | 엘지전자 주식회사 | 프레임 스킵 방지가 가능한 영상표시기기 및 프레임 스킵방지 방법 |
-
1992
- 1992-02-04 JP JP4018080A patent/JPH05219403A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001309202A (ja) * | 2000-04-19 | 2001-11-02 | Matsushita Electric Ind Co Ltd | フレームシンクロナイザ |
| KR100782187B1 (ko) * | 2006-05-10 | 2007-12-04 | 엘지전자 주식회사 | 프레임 스킵 방지가 가능한 영상표시기기 및 프레임 스킵방지 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |