JPH0480800A - 線形予測分析装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、スペクトル解析、音声合成、及び音声認識等
のディジタル信号処理に広く用いられ線形予測分析装置
、特に、共分散行列の算出を簡単化した線形予測分析装
置に関するしのである。

（従来の技術） 従来、この種の分野の技術としては、Ｓ、Ｓｉｎｇｈａ
ｌ　　ａｎｄ　　Ｂ、Ｓ、Ａｔａｌ、”Ｉｍｐｒｏｖｌ
ｎｇ　　ｐｅｒｆｏｒｍａｎｃｅ　　ｏｆｍｕｌｔｉ−
ｐｕｌｓｅ　　ＬＰＣｃｏｄｅｒｓ　　ａ　　ｌｏｗ　
　ｂｉｔ　　ｒａｔｅｓ　　　Ｖｏｌ。

１　（１９８４−３＞　　ｉｎ　　Ｐｒｏ、Ｉｎｔ、Ｃ
ｏｎｔ、ｏｎ　　Ａｃｏｕｓｔｉｃｓ、５ｐｅｅｃｈ　
　ａｎｄ　　Ｓｉｎｇａｌ　　Ｐｒｏｃ、（米〉Ｐｌ、
３に記載されるものがあった。

従来、この種の装置は、通常、上記文献に開示される手
法（線形予測分析法）に基づいて構成される。以下、上
記文献に開示された線形予測分析法を簡単に説明する。

音声などの信号のサンプル値系列をＳ　（ｎ）とすると
、 その信号の周波数特性（スペクトル）を表す係数（線形
予測係数）ａｋ、に＝１．２ｐは、次式の線形方程式を
解くことで得られる。

１≦に≦ｐ １≦ｒ≦ｐ ）Ｓ（ｎ ）Ｓ（ｎ− ｒ） １≦ｒ≦ｐ なお、上記（１，）、（２＞式のΦｋｒは、共分散行列
という。

上記（２＞、（３）式中の係数ｗ（１）は、通常、ハミ
ング係数か用いられる。ｍ＝１９６とした時のハミング
係数を第２図に示す。また、サンプリンク周波数を８０
００１−（ｚとした時、このハング係数の持つ周波数特
性を第３図（ａ）、（ｂ）に示す。

次に、上記（２）式を実現する回路について説明する。

説明を簡単にするために、 とする。

（２）式に（４）式を代入し、 Φｐ１ｐ１− １≦ｐ１≦ｐ を得る。（５ン式を実現する回路例を、第４図に示す。

第４図は、従来の共分散行列要素算出回路の一構成例を
示す構成ブロック図である。なお、上記（４）式に示す
ｐｌをＰｌ−１とする。

この算出回路は、１６ビツトのディジタル入力信号（Ｓ
ｎ）用の入力端子１０を有し、入力端子１０には乗算器
１１が接続されている。乗算器１１の出力側には、１サ
ンプル遅延器１２−１．１２−２〜１２−ｎが縦続接続
されると共に、１６ビツトのディジタル信号であるハミ
ング係数Ｗ（１９６）を入力する乗算器１３−１−が接
続されている。さらに、各１サンプル遅延器１２−１゜
１２−２〜１２−ｎの出力側には、ハミング係数Ｗ（１
９５〜−１９６＞を入力する乗算器］−３１〜１４−ｎ
−４，１４−ｎがそれぞれ接続され、その加算器１４−
１〜１４−ｎ−１，１４−ｎが乗算器１３−１と出力端
１５との間に縦続接続されている。なお、乗算器１１の
精度は１６ビツＩ〜×１６ビツトの３２ビツトであり、
乗算器１３−１〜１３−ｎの精度は１６ビツトＸ３２ビ
ツトの４８ビツトである。また、１サンプル遅延器１２
−１．１２−２〜１２二ｎ及び加算器１４１〜１４−ｎ
−１，コ４−ｎの間は、途中省略しであるが、各３９２
個縦続接続され、同様に、乗算器１４−１へ１４−ｎ−
１，１４−ｎが３９３個、縦続接続されている。

次に動作を説明する。

時刻（ｎ＋１９６−１）における入力信号Ｓ（ｎ＋１９
６−１＞が入力端１０に入力されると、その入力信号Ｓ
　（ｎ＋１９６−１＞は乗算器１コで′２乗され、出力
５２（ｎ＋１９６−１＞が得られる。この出力５２（ｎ
＋１９６−１＞は、１サンプル遅延器１２−１に入力さ
れると共に、さらに乗算器１３−１に入力される。１サ
ンプル遅延器１２−１に入力された出力５２（ｎ＋１９
６−１）は、１サンプル遅延器１２−１．１２−２〜〕
２−ｎにおいて、順次、１サンプルづつ遅延され、その
各遅延結果５２（ｎ＋１９５−１）、５２（ｎ＋１９４
−１）、　・−・・−・、Ｓ２（ｎ−１９５−１＞、Ｓ
２　（ｎ−１９６−１＞が乗算器１３２〜１３−ｎ−１
，１３−ｎにそれぞれ入力される。乗算器１３−１〜１
３−ｎ−１，１３−ｎでは、前記遅延結果とハミング係
数（１９５〜−１９６）とが乗算され、その各乗算結果
が、加算器１４−１〜１４−ｎ−１，１４−ｎに順次入
力される。その結果、加算器１４−１〜１４−ｎ−１゜
１４−ｎにより、乗算器１３−１〜１３−ｎ−１１３−
ｎの乗算結果が順次加算され、その加算結果である共分
散行列要素Φ１１が出力端１５から出力される。

以上の説明は、ΦＰＩ　Ｐｌについての算出例であるが
、Φｋｒ及び市、を算出する回路も基本的には同様であ
る。即ち、例えば線形予測の次数ｐを１０次とした場合
、第４図に示す回路を１１組、用意することで、上記（
２）、（３）式に示すΦｋｒ及び市、を算出することが
できる。その算出回路の一例を第５図に示す。

第５図は、従来の線形予測分析装置の一構成例を示す構
成ブロック図であるに の線形予測分析装置は、音声信号等のサンプル値系列Ｓ
　（ｎ）を１サンプルづつ遅延し、出力Ｓ　（ｎ−１＞
　、　　Ｓ　（ｎ−２）　〜Ｓ　（ｎ−Ｐ）を送出する
ｌサンプル遅延器２０−１〜２０−ｐを有している。さ
らに、この各１サンプル遅延器２０１〜２０−ｐの入、
出力側及びサンプル値系列Ｓ　（ｎ＞には、共分散行列
要素算出回路群３０内の共分散行列要素算出回路３０−
０〜３０−ｐがそれぞれ接続されている。この各共分散
行列要素算出回路３０−０〜３０−ｐは、第４図に示す
構成と同一であり、その出力側は、共分散行列を解析し
、線形予測係数ａ１．ａ２　、ａ３〜ａｐを出力する共
分散行列要素回ｎ４０に接続されている。

この線形予測分析装置の共分散行列要素算出回路３０−
０〜３０−ｐにおいて、上記（２）。

（３）式に示すΦ、ｒ及びｖＰｒを算出し、さらに、共
分散行列解決回路４０では、上記（１）式を算出する。

（！！、明が解決しようとする課題） しかしながら、上記構成の線形予測分析装置では、１６
ビツト×３２ビツトの４８ビツト用の乗算器１３−１〜
１３−ｎを多数必要としく３９３個×１１Ｍ１の４３２
３個）、ハードウェア規模が大きくなるという問題があ
った。

さらに、近年、急速に広まりつつあるディジタル・シグ
ナル・プロセッサ（以下、ＤＳＰという）を用いる場合
でも、通常、１６ビツト×１６ビツト精度の乗算器しか
なく、１６ビツト×３２ビツトを実行するために倍長演
算を使用しなければならず、多くの処理ステップが必要
となるという間開があった。

本発明は前記従来技術の持っていた課題として、ハード
ウェア規模が大きくなる点、多くの処理ステップが必要
となる点について解決した線形予測分析装置を提供する
ものである。

（課題を解決するための手段） 本発明は、前記課題を解決するために、所定のアナログ
信号のサンプル値系列を２乗する乗算器を有し、その乗
算器の出力に基づき該アナログ信号の共分散行列要素を
算出する複数の共分散行列要素算出回路と、前記共分散
行列要素からなる共分散行列の解析を行う共分散行列解
決回路とを、備えた線形予測分析装置において、前記各
行列要素算出回路に対して次のような手段を講じたもの
である。

即ち、入力信号を１サンプル毎に遅延させる複数段の縦
続接続された１サンプル遅延器と、前記各１サンプル遅
延器の出力を順次加算する複数段の縦続接続された加算
器とを、それぞれ備えた複数の単位回路を、前記乗算器
の出力側にそれぞれ縦続接続したものである。

（作用） 本発明は、以上のように線形予測分析装置を構成したの
で、初段の単位回路の１サンプル遅延器は、乗算器の出
力を１サンプル毎に遅延させ、その単位回路の加算器は
各１サンプル遅延器の出力を順次加算する。同様に、後
段の単位回路の１サンプル遅延器及び加算器は、前段の
単位回路の出力を１サンプル毎に遅延させつつ加算する
。これにより共分散行列の算出の簡単化が図れる。した
かって、前記課題を解決できるのである。

（実施例） 第１図は、本発明の実施例を示す線形予測分析装置にお
ける共分散行列要素算出回路の構成ブロック図である。

この第１図は、第５図に示す従来の各共分散行列要素算
出回路３０−０〜３０−Ｐに代えて用いるものであり、
第５図中の要素と共通の要素には同一の符号が付されて
いる。

この算出回路は、例えば１６ビツトのディジタル入力信
号（Ｓｎ）用の入力端子５０ａを有し、その入力端子５
０ａには３２ビツト（１６ビツト×１６ビツト）の精度
を有する乗算器５０が接続されている。さらに、乗算器
５０ａの出力側と出力端子５０ｂとの間には、単位回路
６０．７０８０が縦続接続されている。

単位回路６０は、乗算器５０ａの出力側に縦続接続され
た１サンプル遅延器６０−１．６０−２〜６０−ｎを有
し、その各１サンプル遅延器６０−１．６０−２〜６０
−ｎの出力側には、加算器６１−１〜６ｌ−ｎ−１，６
１−ｎがそれぞれ接続されている。さらに、加算器６１
−１〜６１ｎ−１，６１−ｎが乗算器５０の出力側に縦
続接続されている。ここで、１サンプル遅延器６０１．
６０−２〜６０−ｎ及び加算器６１−１〜６１−ｎ−１
，６１−ｎの間は途中省略しであるが、それぞれ１５９
個縦続接続され、最終段である加算器６１−ｎの出力側
が単位回路７０に接続されている。

単位回路７０は、１２７個の１サンプル遅延器７０−１
．７０−２〜７０−ｎと加算器７１−１〜７ｌ−ｎ−１
，７１−ｎとで構成されている。

そして、これら１サンプル遅延器７０−１．７０−２〜
７０−ｎと加算器７１−１〜７ｌ−ｎ−１７１−ｎｌと
か、単位回路６０と同一の接続関係を有し、最終段の加
算器７１−ｎの出力側が単位回路８０に接続されている
。

単位回路８０は、１０６個の１サンプル遅延器８０−１
．８０−２〜８０−ｎと加算器８１−１〜８ｌ−ｎ−１
，８１−ｎとで構成されている。

そして、これら１サンプル遅延器８０−１．８０−２〜
８０−ｎと加算器８１−１〜８ｌ−ｎ−１゜８１−ｎと
が、単位回路７０と同様に、単位回路６０と同一の接続
関係を有し、最終段の加算器８１−ｎの出力側が出力端
子５０ｂを介して第５図に示す共分散行列解決回路４０
に接続されている。

次に、動作を説明する。

例えば、時刻（ｎ＋１９６−１＞における音声信号Ｓ　
（ｎ＋１９６−１＞が入力端子５０ａに入力されると、
その音声信号Ｓ（ｎ＋１９６　１）は乗算器５０で２乗
され、信号Ｓ２　（ｎ＋１９６−１）が単位回路６０へ
送出される。この信号Ｓ”　　（ｎ＋１９６−１＞が単
位回路６０に入力されると、１サンプル遅延器６０−１
．６０−２〜６０−ｎ及び加算器６１−１〜６ｌ−ｎ−
１，６１−ｎにより、信号Ｓ２　（ｎ＋１９６−１＞が
１サンプル毎に遅延されつつ、加算される。これにより
、最終段の加算器６１−ｎの出力をχ（ｎ＋３７−１）
とすると、 を演算したことになる。

続いて、加算器６１−ｎの出力である上記（６）式の左
辺Ｘ（ｎ＋３７−１＞は、単位回Ｈ＠８０に入力され、
単位ＵｇＪ１６０と同様に、遅延されつつ加算される。

最終段の加算器７１−ｎの出力をｙ（ｎ−９０−１）と
すると、 を演算したことになる。

同様に、加算器８１−ｎの出力である出力端子５０上の
信号を特徴とする特許 を演算したことになる。

次に、上記構成の特性を、従来方式と対応させて説明す
る。

上記（６）、（７）、（８）式をまとめると、となる。

さらに、 の等式が成り立つように、財ｉ）を定めると、上記（１
０）式から （１１）式を（５）式に対応させて一般形にすると、 １≦ｐ１≦ｐ ・・・・・・（１２） となる。

第４図に示す従来例の場合、上記（５）式のＷ（ｉ＞は
ハミング係数を用いており、その特性は、第２図及び第
３図に示す通りである。これと対比させ、本実施例にお
ける上記（１２）式の係数υ（１）の特性を第６図及び
第７図（ａ）、（ｂ）にそれぞれ示す。上記文献に開示
されているように、（２＞、（３）、（５）式の係数Ｗ
　（ｉ　）は、予測誤差（ｐｒｅｄｉｃｔｉｏｎ　　ｅ
ｒｒｏｒ）の高域歪み（実施例の場合５０Ｈｚ以上の帯
域）を除去するためにある。第３図（ａ）、（ｂ）と第
７図（ａ＞、（ｂ）を比較すると、高域における減衰量
が第３図（ａ＞、（ｂ）の従来例に比較して、同等か、
あるいはそれ以上の特性となっているのが分かる。

本実施例では、第１図に示すように、矩形係数（つまり
、一定値の係数）のフィルタを縮続接続するようにした
ので、次のような利点がある。

（１）帯域外阻止レベルがハミング係数の場合と同等の
性能を示し、かつ乗算器の個数を大幅に削減できる。即
ち、第４図に示す従来の共分散行列算出回路では、１６
Ｘ１６の精度の乗算器が１個、１サンプル遅延器が３９
２個、加算器が３９２個、及び３２Ｘ１６の精度の乗算
器が３９２個、必要であった。これに対して、本実施例
の共分散行列算出回路では、１６Ｘ１６の精度の乗算器
が１個、１サンプル遅延器が３９２個、及び加算器が３
９２個となり、３２Ｘ１６の精度の乗算器を削減するこ
とができる。例えば、線形予測装置として次数１０次の
ものを考えると、３２Ｘ１６の乗算器の数を４３２３個
（３９３Ｘ１１）削減することができる。３２Ｘ１６の
乗算器は、１６Ｘ１６の乗算器、１サンプル遅延器、加
算器等に比較して、はるかに形成規模が大きく、この点
からも、ハードウェア規模の大幅な削減が期待できる。

（２＞１６Ｘ１６乗算器を内蔵しなりＳＰを用いた場合
、１サンプル遅延器はメモリに相当する。

この点では従来技術と差異はないが、３２　、Ｘ　ｉ　
６の演算を実行するには、１６Ｘ１６の演算を２回と加
算演算を１回することが少なくとし必要となる。このた
め、従来技術では、１６Ｘ１６の乗算回数を７８７回（
１＋２Ｘ３９２）及び加算回数を７８５回（３９２＋ｌ
Ｘ３９３）必要であるのに対して、本実施例では、１６
Ｘ１６の乗算回数を１回及び加算回数を３９２回、行え
ばよく、約１／４の演算量で済む。

（３）従来技術では、ハミング係数Ｗ　（ｉ　＞を１６
ビツトと仮定したが、語長を制限することで、量子化歪
みが発生し、その歪みが原因で周波数特性に悪影響を及
ぼす。このため、語長制限は、ハードウェア規模、周波
数特性の両方を検討しながら設計しなければならない。

これに対して、本実施例では、係数がすべてＩｆ　１　
Ｎである単位回路を縦続接続したのて、語長を制限する
必要がなく、設計か容易になることが期待できる。

なお、本発明は、図示の実施例に限定されず、種々の変
形か可能である。例えば、その変形例として次のような
ものかある。

（Ｉ）上記実施例の共分散行列要素算出回路て′（よ、
３段構成の単位回路６０．７０．８０を設けたが、こｈ
に限定されず、３段以上の椹成ら可能て゛ある。

（ｎ）上記実施例の単位回路６０．７０．８０を構成す
る１サンプル遅延器及び加算器の設置数は、それぞれ１
５９個、１２７個、及び１．０６個としたが、本発明の
趣旨に沿ったものであれば、これに限定さノ１ない。

（発明の効果） 以上詳細に説明したように、本発明によれば、各行列要
素算出回路に、入力信号を１サンプル毎に遅延させる複
数段の縦続接続された１サンプル遅延器と、各１サンプ
ル遅延器の出力を順次加算する複数段の縦続接続された
加算器とを、それぞれ備えた複数の単位回路を設け、さ
らに、その各単位回路を乗算器の出力側にそれぞれ縦続
接続するようにした。そのため、共分散行列要素の算出
の簡単化が図れ、従来技術に比較して乗算器の数か大幅
に削減でき、しかも、倍精乗算処理を必要としないので
、ＤＳＰを用いる場合でも、処理ステップの大幅な減少
が期待できる。

【図面の簡単な説明】

第１図は本発明の実施例を示す線形予測分析装置におけ
る共分散行列要素算出回路の構成ブロック図、第２図は
ハミング係数を示す図、第３図（ａ）、（ｂ）はハミン
グ係数の周波数特性を示す図、第４図は従来の共分散行
列要素算出回路の構成ブロック図、第５図は従来の線形
予測分析装置の構成ブロック図、第６図は本発明に係る
係数Ｕ（ｉ）を示す図、第７図は本発明に係る係数Ｕ（
ｉ）の周波数特性図である。 ３０−０〜３０−Ｐ・・・・・・共分散行列要素算出回
路、４０・・・・・・共分散行列解法回路、５０・・・
・・・乗算器、６０，７０．８０・・・・・・単位回路
、６０−１゜６０−２〜６０−ｎ、７０−１．７０−２
〜７０−月、８０−１，８Ｃ）−２〜８０−ｎ・・・・
・・１サンプル遅延器、 １〜６ｌ−ｎ−１ ６１−ｎ、 ７１−１〜７ｌ−ｎ １゜ ７１−ｎ、 ８１−１〜 ｎ・・・・・・加算器。

Claims (1)

1. 【特許請求の範囲】 所定のアナログ信号のサンプル値系列を２乗する乗算器
   を有し、その乗算器の出力に基づき該アナログ信号の共
   分散行列要素を算出する複数の共分散行列要素算出回路
   と、 前記共分散行列要素からなる共分散行列の解析を行う共
   分散行列解法回路とを、備えた線形予測分析装置におい
   て、 前記各行列要素算出回路は、 入力信号を１サンプル毎に遅延させる複数段の縦続接続
   された１サンプル遅延器と、 前記各１サンプル遅延器の出力を順次加算する複数段の
   縦続接続された加算器とを、 それぞれ備えた複数の単位回路を、 前記乗算器の出力側にそれぞれ縦続接続したことを特徴
   とする線形予測分析装置。