JPH0481115A

JPH0481115A - 低域通過フィルタ回路

Info

Publication number: JPH0481115A
Application number: JP19466190A
Authority: JP
Inventors: Atsushi Shinpo; 敦新保; Yukio Suzuki; 幸夫鈴木; Tomoyuki Kishi; 智之岸; Hiromi Ando; 安藤　博美
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1990-07-23
Filing date: 1990-07-23
Publication date: 1992-03-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、ディジタル・フィルタ、特に低域通過フィル
タ回路の回路構成に関するものである。

（従来の技術）従来、このような分野の技術としては、例えば文献　加
用幸雄著「アナログ／ディジタル・フィルタ」　（昭和
５６−１２−２５＞科学技術出版社Ｐ、１５５−１６６
、ｐ、１８６−１９３に記載されるものがあった。以下
、その構成を図を用いて説明する。

第２図は、従来のディジタル・フィルタの一構成例を示
すものであり、低域通過フィルタ回路の回路構成図であ
る。

この低域通過フィルタ回路は、サンプリングされた時系
列（入力サンプル系列）を入力する入力端子１１、及び
゛フィルタ出力である出力サンプル系列を出力する出力
端子１２を有している。入力端子１１と出力端子１２の
間には、遅延器列１３、乗算器列１４、及び加算器列１
５が接続されている。

遅延器列１３は、入力端子１１に入力されたサンプル値
に対して遅延処理を行うものであり、入力端子１１に縦
続接続され７′：ｎ　−１個の１サンプル遅延器１３−
１〜１３−Ｉｎ−月を有している。

乗算器列１４は、入力端子１１に入力されたサンプル値
及び遅延器列１５の出力に対してフィルタの係数（タッ
プ係数）を乗算する機能を有し、縦続接続されたｎ個の
係数乗算器１４−１〜１４−ｎを備えている。

加算器列１５は、乗算器列１４の各係数乗算器１４−１
〜１４−ｎの出力を加算してフィルタ出力で゛あるサン
プル値を出力端子１２へ出力する機能を有し、樅続接続
されたｎ−１個の加算器１５１〜１５−［ｎ−１］を備
えている。

次に、第２図の低域通過フィルタ回路の動作を説明する
。

第２図のような構成のディジタル・フィルタでは、入力
端子１１に時刻ｋにおいてサンプル値Ｘ（ｋ＞が入力さ
れると、出力端子１２からサンプル値ｙ　（ｋ＞がフィ
ルタ出力として出力されるが、サンプル値ｘ　（ｋ）　
、　ｙ　（ｋ＞の間には次式（１）％式％即ち、第２図のディジタル・フィルタでは、サンプル遅
延器１３−１〜１３−　［ｎ−１］か（１）式における
ｘ（ｋ−ｉ＋１）（ｉ＝１．２．−、ｎ＞のサンプル遅
延を、係数乗算器１４−１〜１４−ｎがａ（ｉ）　・ｘ
（ｋ−ｉ＋１）　　（ｉ＝１．２．−・−、ｐ）の和処
理を、それぞれ実現している。

このようなディジタル・フィルタの特性は、上記文献に
も開示されているように係数ａ　（ｉ）によって変化す
る。（厳密には、乗算、加算の精度によっても変化する
か、ここでは無視する。）第２図のディジタル・フィル
タは、係数ａ（ｉ）としてディジタル信号処理で広く用
いられるＡミンク係数を用いると低域通過フィルタ回路
としてのフィルタ特性を有する。今、この低域通過フィ
ルタ回路において８ＫＨｚサンプリングで５０Ｈ７の低
域通過フィルタ特性、例えば５０Ｈｚ以上で４５ｄＢ以
上の減衰藍を得る場合、係数ａ（１）として例えば第３
図に示すようなハミング係数（３９３タツプ）を用いる
ことによりそのような特性を満たすフィルタが得られる
。なお、第３図は、ハミング係数の値を示す図である。

この場合、第２図の低域通過フィルタ回路は、ｎ＝３９
３とし、３９２個の１サンプル遅延器と、演算器として
、３９３個の係数乗算器及び３９２個の加算器を用いて
構成される。この低域通過フィルタ回路によるフィルタ
特性を第４図（ａ）。

（ｂ＞に示す。

第４図（ａ）、（ｂ）は、第２図の低域通過フィルタ回
路のフィルタ特性を示す図であり、同図（ａ）は周波数
領域０〜４０００Ｈｚの特性を示す図、同図（ｂ）は周
波数領域０〜２００Ｈｚの特性を示す図である。なお、
第４図（ａ＞、（ｂ）では縦軸にゲイン（ｄＢ）を、横
軸に周波数（Ｈ２）をそれぞれとっである。

以上のような低域通過フィルタ回路は、１サンプル遅延
器１３−１〜１　Ｂ−［ｎ−１］　、係数乗算器１４−
１．〜１４−ｎ、及び加算器１５−１〜１５−［ｎ−１
］等の個別素子による構成のみならず、近年急速に使用
されつつあるディジタル・シグナルプロセッサ（以下、
ＤＳＰという）を用いて構成することもできる。

（発明が解決しようとする課題）しかしながら、上記構成の低域通過フィルタ回路では、
次のような課題があった。

（Ａ＞従来の低域通過フィルタ回路は、ｎ−１個（例え
ば３９２個）の１サンプル遅延器１３−１〜１３−Ｉｎ
−１）と、演算器として、ｎ個（例えば３９３個）の係
数乗算器１４−１〜１４−ｎ、及びｎ−１個（例えば３
９２個）の加算器１５−］〜１５−［ｎ−１］で構成さ
れているが、演算器として係数乗算器１４−１〜１４−
ｎを用いているため、ハードウェア規模が大きくなって
しまうという問題があった。

＜Ｂ）従来の低域通過フィルタ回路をＤＳＰを用いて構
成する場合、例えば３９２個のメモリと、３９３回の乗
算処理と、３９２回の加算処理とを必要とし、ハード規
模量及び演算処理量が多くなってしまう。

（Ｃ）また、従来の低域通過フィルタ回路では、係数乗
算器１４−１〜１４−ｎの各乗算器の大きさに全体のハ
ードウェア規模が左右されるか、全体のハードウェア規
模を小さくするために乗算器の大きさを小さく設計する
と、乗算処理の精度か低くなり、周波数特性の劣化を来
してしまう。そのため、従来、ハードウェア規模と特性
の両方を検討しながら回路設計を行う必要があり、設計
に多くの時間、労力を要していた。

本発明は、多くの乗算器を必要とするためにハードウェ
ア規模か大きくなってしまう点について解決した低域通
過フィルタ回路を提供するものである。

（課題を解決するための手段）本発明は、前記課題を解決するために、低域通過フィル
タ回路を、入力信号を１サンプル毎に遅延させる複数段
の縦続接続された１サンプル遅延器と、前記各１サンプ
ル遅延器の出力を順次加算する複数段の縦続接続された
加算器とを、それぞれ備えた複数の単位フィルタを、縦
続接続して構成したものである。

（作用）本発明によれば、以上のように前記単位フィルタを縦続
接続して低域通過フィルタ回路を構成したので、前記各
単位フィルタの時間軸上でみた各インパルスレスポンス
は矩形状であるが、前記各単位フィルタを縦続接続した
該低域通過フィルタ回路の時間軸上でみたインパルスレ
スポンスは所望の周波数特性を得られる形状のものとな
る。

さらには、前記単位フィルタの１サンプル遅延器及び加
算器の段数を所望する周波数特性に応じて前記各単位フ
ィルタ毎に適宜設定することにより、前記低域通過フィ
ルタ回路のインパルスレスポンスの形状の最適化か成さ
れる。

これらのことは、周波数軸上でみると次のようなことで
ある。

即ち、前記単位フィルタでは、前記１サンプル遅延器の
出力に対してフィルタの係数（タップ係数）として一定
値係数（例えは耳１」）を掛けて加算していくことと等
価の処理を行う。これらの各単位フィルタの周波数軸上
でみた周波数応答において零点位置（デイツプ）の数及
び各零点位置の周波数値は、前記タップ係数の数、即ち
前記１サンプル遅延器及び加算器の段数に応じて変化す
る。

よって、前記各単位フィルタを脚Ｍ接続し、かつ前記各
単位フィルタの前記１サンプル遅延器及び加算器の段数
をそれぞれ適宜設定することにより、前記各単位フィル
タの各周波数応答（特性）の相関関係に基づいて得られ
る前記低域通過フィルタ回路の周波数特性において、通
過域特性及び減衰域特性の最適化を行える。

従って、前記課題を解決できるのである。

（実施例）第１図は、本発明の実施例を示す低域通過フィルタ回路
の回路構成図である。

この低域通過フィルタ回路は、入力信号であるるサンプ
リングされた時系列（入力サンプル系列）を入力する入
力端子２１、及びフィルタ出力である出力サンプル系列
を出力する出力端子２２を有している。入力端子２１と
出力端子２２の間には、単位フィルタ３０．４０．５０
が縦続接続されている。

単位フィルタ３０は、入力端子２１に入力されるサンプ
リングされた時刻ｋにおけるサンプル値ｘ　（ｋ）を、
（１）式でａ（ｉ）−１とした式に基ツキサンプル値ｘ
ｉ　（ｋ＞に変換して単位フィルタ４０へ出力する機能
を有し、入力端子２１に接続された遅延器列３１と、入
力端子２１及び遅延器列３１に接続された加算器列３２
とを備えている。

遅延器列３１は、縦続接続された９個の１サンプル遅延
器３１−１〜３１−ｇで構成され、加算器列３２は、縦
続接続された９個の加算器３２１〜３２−ｇで構成され
ている。ここで、１サンプル遅延器３１−１は、入力端
子２１に接続され、各１サンプル遅延器３１−１〜３１
−ｇは、次段のサンプル遅延器への接続線の分岐により
それぞれ加算器３２−１〜３２−１に接続されている。

また、加算器３２−１は、入力端子２１に接続され、加
算器列３２の最終段の加算器３２−９は、単位フィルタ
４０に接続されている。

単位フィルタ４０は、単位フィルタ３０からのサンプル
値ｘｌ　（ｋ＞を、（１）式でａ　（１＞　−ｉとした
式に基づきサンプル値ｘ２　（ｋ）に変換して単位フィ
ルタ５０へ出力する機能を有し１．単位フィルタ３０に
接続された遅延語列４１と、単位フィルタ３０及び遅延
語列４１に接続された加算器列４２とを備えている。

遅延語列４１は、縦続接続されたｍ個の１サンプル遅延
器４１−１〜４１−ｍで構成され、加算器列４２は、縦
続接続されたｍ個の加算器４２１〜４２−ｍで構成され
ている。ここで、１サンプル遅延器４１−１は、単位フ
ィルタ３０に接続され、各１サンプル遅延器４１−１〜
４１−ｍは、次段のサンプル遅延器への接続線の分岐に
よりそれぞれ加算器４２−１〜４２−ｍに接続されてい
る。また、加算器４２−１は、単位フィルタ３０に接続
され、加算器列４２の最終段の加算器４２−ｍは、単位
フィルタ５０に接続されている。

単位フィルタラ０は、単位フィルタ４０からのサンプル
値ｘ２　（ｋ）を、（１〉式でａ（ｉ）　＝１とした式
に基づきサンプル値ｙ　（ｋ＞に変換して出力端子２２
へ出力する機能を有し、単位フィルタ４０に接続された
遅延語列５１と、単位フィルタ４０及び遅延語列５１に
接続された加算器列５２とを備えている。

遅延語列５１は、縦続接続されたｎ個の１サンプル遅延
器５１−１〜５１−ｎで構成され、加算器列５２は、縦
続接続されたｎ個の加算器ヲ２−１〜５２−ｎで構成さ
れている。ここで、１サンプル遅延器５１−１は、単位
フィルタ４０に接続され、各１サンプル遅延器５１−１
〜５１−ｎは、次段のサンプル遅延器への接続線の分岐
によりそれぞれ加算器５２−１〜５２−ｎに接続されて
いる。また、加算器５２−１は、単位フィルタ４０に接
続され、加算器列５２の最終段の加算器ヲ２−ｎは出力
端子２２に接続されている。

次に、第１図の低域通過フィルタ回路の動作を説明する
。

入力端子２１を介して単位フィルタ３０ヘサンプリング
された時刻ｋにおけるサンプル値ｘ　（ｋ：１か入力さ
れると、単位フィルタ３０の加算器列３２からサンプル
値ｘｉ　（ｋ）が出力されるが、サンプル値ｘ　（ｋ）
、ｘｉ　（ｋ）の間には、次式４式％即ち、単位フィルタ３０では、１サンプル遅延器３１−
１〜３１−９が（２）式におけるｘ（ｋ−＋１）のサン
プル遅延を、加算器３２−１〜３２−β ρがΣの総和処理を、それぞれ実現している。な＝１お、（２）式は、（１〉式のａ（１）を全て「１」とじ
た場合に相当する。

同様に、単位フィルタ４０の加算器列４２からの出力で
あるサンプル値ｘ２　（ｋ）と、単位フィルタ５０の加
算器列５２からの出力、即ち出力端子２２に出力される
信号であるサンプル値ｙ　（ｋ）は、それぞれ次式（３
）、（４）で表わされる。

（２〉、（３）、（４〉式をまとめると、第１図の低域
通過フィルタ回路における入力信号であるサンプル値ｘ
　（ｋ＞と、出力信号であるサンプル値ｙ　（ｋ＞との
間には、次の関係が成立することが分かる。

ここで、例えば、ｎ＝１６０、ｍ＝１２８、ｐ１０７と
した時の（５）式の周波数特性を第５図（ａ＞、（ｂ）
に示す。

第５図（ａ）、（ｂ）は、第１図の低域通過フィルタ回
路のフィルタ特性を示す図であり、同図（ａ）は周波数
領域０〜４０００Ｈｚの特性を示す図、同図（ｂ）は周
波数領域○〜２００Ｈｚの特性を示す図である。なお、
第５図（ａ＞、（ｂ）では縦軸にゲイン（ｄＢ）を、横
軸に周波数（Ｈ２）をそれぞれとっである。

第５図から分かるように、第１図の低域通過フィルタ回
路のフィルタ特性は、「５０Ｈｚ以上で４５ｄＢ以上の
減衰量」という条件を満足しており、ハミング係数を用
いた従来の低域通過フィルタ回路による第４図の周波数
特性と比較しても、帯域内外とも良好な特性となってい
る。

本実施例では、次のような利点を有している。

（ａ）本実施例では、単位フィルタ３０，４０う０を、
それぞれのフィルタの係数を全て１とし、３段縦続接続
することで低域通過フィルタ回路を構成したので、例え
ば３９２個の１サンプル遅延器及び３９２個の加算器に
より、従来（二上辷ぺて周波数特性の優れた低域通過フ
ィルタ囲路を実現でき、従来の低域通過フィルタ回路で
必要としていた例えば３９３個の係数乗算器を無くすこ
とができる。単純に演算器の個数たけで比較すると、３９２（１サンプル遅延器数１　＋３９２　（加算器数
）３９２（ｌサンプル遅延基数Ｈ−＋−３９３（ｉ数乗
算器数）・３９２（加算器数）２／３　　　　　　　・
・・（６）となり、従来の約２／３となる。実際のハードウェアを
考慮すると、乗算器は１サンプル遅延器、加算器に比べ
て大きく、全体としては１／３以下の規模となることが
期待できる。

（ｂ）また、本実施例の低域通過フィルタ回路をＤＳＰ
を用いて構成する場合、演算量は、のように、従来の約
１／２倍にすることができ、ＬＳＩ等のチップ面積も、
乗算器を必要としないなめに大幅に削減することができ
る。

（Ｃ）本実施例の低域通過フィルタ回路では、乗算器を
用いないため、ハードウェア規模が小さくて特性の良い
低域通過フィルタ回路の回路設計を容易に行えるという
効果が期待できる。

なお、本発明は、図示の実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば次のよう
なしのがある。

（Ｉ＞上記実施例では、単位フィルタ３０．４０５０の
それぞれの加算回数を１５９回、１２７回、１０６回と
したが、これらは所望するフィルタ特性等に応して変更
か可能であり、その場合遅延語列３１，４１．５１内の
１サンプル遅延器の段数及び加算器列３２．４２．５２
内の加算器の段数等の変更を行う。

（ＩＩ）第１図の低域通過フィルタ回路（泣、単位フィ
ルタ３０，４０．５０を３段縦続接続して構成したが、
単位フィルタの接続段数の変更が可能である。この場合
、単位フィルタの接続段数は、例えば通過帯域の特性が
劣化せず、良好な減衰特性が得られるように、各単位フ
ィルタの加算回数との関連も考慮して設定する。

（ＩＩＩ）第１図の低域通過フィルタ回路は、ＤＳＰを
用いて構成してもよい。

（発明の効果）以上詳細に説明したように、本発明（こよれば、前記各
単位フィルタを縦続接続して低域通過フィルタ回路を構
成したので、前記各単位フィルタの係数（タップ係数）
は全て一定値係数（例えば「１」）にでき、該低域通過
フィルタ回路において乗算器を用いずに従来に比べて優
れた周波数特性を得ることかできる。

従って、本発明の低域通過フィルタ回路では、従来に比
べて優れた周波数特性を得つつハードウェア規模を従来
に比べて大幅に縮小化でき、かつ良好な特性を得るため
の回部設計を容易に行うことができる。

【図面の簡単な説明】

第１図は本発明の実施例を示す低域通過フィルタ回路の
回路構成図、第２図は従来の低域通過フィルタ回路の回
路構成図、第３図はハミング係数の値を示す図、第４図
（ａ）、（ｂ）は第２図の低域通過フィルタ回路のフィ
ルタ特性を示す図、第５図（ａ＞、（ｂ）は第１図の低
域通過フィルタ回路のフィルタ特性を示す図である。３０．４０．５０・・・単位フィルタ、３１．４ｉ５１
・・・遅延各列、３１−１〜３１−ｇ、４１−１〜４１
−ｍ、５１−１〜５１−ｎ・・・１サンプル遅延器、３
２，４２．５２・・・加算器列、３２−１〜３２−Ｉｔ
−，４２−１〜４２−ｍ、５２−１〜５２ｎ・・・加算
器、（ｋ＞・・サンプル値。

Claims

【特許請求の範囲】入力信号を１サンプル毎に遅延させる複数段の縦続接続
された１サンプル遅延器と、前記各１サンプル遅延器の出力を順次加算する複数段の
縦続接続された加算器とを、それぞれ備えた複数の単位
フィルタを、縦続接続したことを特徴とする低域通過フィルタ回路。