JPH0481118A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPH0481118A JPH0481118A JP2195242A JP19524290A JPH0481118A JP H0481118 A JPH0481118 A JP H0481118A JP 2195242 A JP2195242 A JP 2195242A JP 19524290 A JP19524290 A JP 19524290A JP H0481118 A JPH0481118 A JP H0481118A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- input
- inverter
- trip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、入力回路に関し、特に、論理集積回路の入力
回路に関する。
回路に関する。
従来の技術
従来の入力回路は、単に入力信号を単一の閾値電圧を有
するバッファに入力しており、特に、入力信号が高イン
ピーダンスで駆動される場合では、入力波形の鈍りによ
りバッファ出力にハザード出力が生じぬ様に、第３図に
示す様な、ロウトリップインバータ２とハイトリップイ
ンバータ６とインバータ１０と相互の出力を入力に接続
したＮＡＮＤ回路１１．１２を有している。
するバッファに入力しており、特に、入力信号が高イン
ピーダンスで駆動される場合では、入力波形の鈍りによ
りバッファ出力にハザード出力が生じぬ様に、第３図に
示す様な、ロウトリップインバータ２とハイトリップイ
ンバータ６とインバータ１０と相互の出力を入力に接続
したＮＡＮＤ回路１１．１２を有している。
次に第３図に示した回路の動作について説明する。まず
入力信号が“′ロウ”−“ハイ”と変化する時、当初は
入力信号が“ロウ”であるために、ハイトリップインバ
ータ６とロウトリップインバータ２の出力は“ハイ０、
さらにインバータ１０の出力は“ロウ”となっており、
よってＮＡＮＤ回路１２の出力は“ロウ”である。
入力信号が“′ロウ”−“ハイ”と変化する時、当初は
入力信号が“ロウ”であるために、ハイトリップインバ
ータ６とロウトリップインバータ２の出力は“ハイ０、
さらにインバータ１０の出力は“ロウ”となっており、
よってＮＡＮＤ回路１２の出力は“ロウ”である。
ここで、入力信号がロウトリップインバータ２の閾値電
圧ＶＴＬを越えると、ロウトリップインバータ２の出力
は“ロウ”に反転し、インバータ１０の出力は“ハイ”
に反転する。
圧ＶＴＬを越えると、ロウトリップインバータ２の出力
は“ロウ”に反転し、インバータ１０の出力は“ハイ”
に反転する。
さらに入力信号が上昇し、ハイトリップインバータ６の
閾値電圧ＶＴ）Ｉをこえると、ハイトリップインバータ
６の出力が“ロウ”に反転し、ＮＡＮＤＡＮＤ回路１力
は“ハイ”に反転する。
閾値電圧ＶＴ）Ｉをこえると、ハイトリップインバータ
６の出力が“ロウ”に反転し、ＮＡＮＤＡＮＤ回路１力
は“ハイ”に反転する。
次に入力信号が“ハイ”−“ロウ”と変化する時には、
ロウトリップインバータ２の出力が“ハイ”に反転する
ときにＮＡＮＤＡＮＤ回路１力は“ロウ”に反転する。
ロウトリップインバータ２の出力が“ハイ”に反転する
ときにＮＡＮＤＡＮＤ回路１力は“ロウ”に反転する。
以上の様にこの回路は、ハイトリップインバータ６とロ
ウトリップインバータ２とを使ったヒステリシス入力回
路となっており、両者の閾値電圧差分の雑音の侵入を防
止することができる。
ウトリップインバータ２とを使ったヒステリシス入力回
路となっており、両者の閾値電圧差分の雑音の侵入を防
止することができる。
発明が解決しようとする課題
この従来の入力回路では、第４図に示す通り入力信号の
遷移時間中に、ハイトリップ、ロウトリップインバータ
の閾値電圧を越える雑音が侵入すると、内部に雑音を伝
播してしまうという欠点があった。
遷移時間中に、ハイトリップ、ロウトリップインバータ
の閾値電圧を越える雑音が侵入すると、内部に雑音を伝
播してしまうという欠点があった。
またこの欠点を取除くために、入力端子にロウバスフィ
ルタを付加する方法は、新たな部品を必要とするという
課題があった。
ルタを付加する方法は、新たな部品を必要とするという
課題があった。
本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記諸欠
点を解消することを可能とした新規な入力回路を提供す
ることにある。
従って本発明の目的は、従来の技術に内在する上記諸欠
点を解消することを可能とした新規な入力回路を提供す
ることにある。
課題を解決するための手段
上記目的を達成する為に、本発明に係る入力回路は、入
力端子に接続されるロウトリップインバータと、このロ
ウトリップインバータの出力に接続される第１の遅延回
路と、この第１の遅延回路の出力と前記ロウトリップイ
ンバータの出力とを入力とする第１のＮＯＲ回路と、こ
の第１のＮＯＲ回路の出力を入力とする第２のＮＯＲ回
路と、前記入力端子に接続されるハイトリップインバー
タと、このハイトリップインバータの出力に接続される
第２の遅延回路と、この第２の遅延回路の出力と前記ハ
イトリップインバータの出力とを入力とするＡＮＤ回路
と、このＡＮＤ回路の出力と前記第２のＮＯＲ回路の出
力とを入力とする第３のＮＯＲ回路とを具備し、この第
３のＮＯＲ回路３の出力を前記第２のＮＯＲ回路２の一
方の入力に接続し、さらに内部論理回路へ接続して構成
されている。
力端子に接続されるロウトリップインバータと、このロ
ウトリップインバータの出力に接続される第１の遅延回
路と、この第１の遅延回路の出力と前記ロウトリップイ
ンバータの出力とを入力とする第１のＮＯＲ回路と、こ
の第１のＮＯＲ回路の出力を入力とする第２のＮＯＲ回
路と、前記入力端子に接続されるハイトリップインバー
タと、このハイトリップインバータの出力に接続される
第２の遅延回路と、この第２の遅延回路の出力と前記ハ
イトリップインバータの出力とを入力とするＡＮＤ回路
と、このＡＮＤ回路の出力と前記第２のＮＯＲ回路の出
力とを入力とする第３のＮＯＲ回路とを具備し、この第
３のＮＯＲ回路３の出力を前記第２のＮＯＲ回路２の一
方の入力に接続し、さらに内部論理回路へ接続して構成
されている。
実施例
次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。
して具体的に説明する。
第１図は、本発明に係る入力回路図の一実施例を示す回
路構成図であり、第２図はその動作タイミングチャート
を表す図である。
路構成図であり、第２図はその動作タイミングチャート
を表す図である。
第１図を参照するに、入力端子１はロウトリップインバ
ータ２とハイトリップインバータ６に接続され、ロウト
リップインバータ２の出力は遅延回路３とＮＯＲ回路４
に接続されている。ハイトリップインバータ６の出力は
遅延回路７とＡＮＤ回路８に接続され、ＡＮＤ回路８の
出力はＮＯＲ回路９の入力に接続され、ＮＯＲ回路９の
出力はＮＯＲ回路５の入力に接続され、ＮＯＲ回路５の
他の入力はＮＯＲ回路４の出力に接続される。また、Ｎ
ＯＲ回路５の出力はＮＯＲ回路９の他方の入力に接続さ
れている。
ータ２とハイトリップインバータ６に接続され、ロウト
リップインバータ２の出力は遅延回路３とＮＯＲ回路４
に接続されている。ハイトリップインバータ６の出力は
遅延回路７とＡＮＤ回路８に接続され、ＡＮＤ回路８の
出力はＮＯＲ回路９の入力に接続され、ＮＯＲ回路９の
出力はＮＯＲ回路５の入力に接続され、ＮＯＲ回路５の
他の入力はＮＯＲ回路４の出力に接続される。また、Ｎ
ＯＲ回路５の出力はＮＯＲ回路９の他方の入力に接続さ
れている。
ここで第２図に示す様に、端子１にａの波形が入力され
ると、ロウトリップインバータ２とハイトリップインバ
ータ６は各々雑音も含めて、ｂ、ｅの波形を出力する。
ると、ロウトリップインバータ２とハイトリップインバ
ータ６は各々雑音も含めて、ｂ、ｅの波形を出力する。
また、遅延回路３．７は各々ロウトリップインバータ２
とハイトリップインバータ６の出力を、遅延時間分遅ら
せて出力する。これを波形Ｃ１ｆに示す。
とハイトリップインバータ６の出力を、遅延時間分遅ら
せて出力する。これを波形Ｃ１ｆに示す。
ここでＮＯＲ回路４は、波形す、ｃのＮＯＲ出力を取り
出すために、本来の出力が“ハイ”のときにのみ雑音を
出力する。これを波形ｄに示す。
出すために、本来の出力が“ハイ”のときにのみ雑音を
出力する。これを波形ｄに示す。
また、ＡＮＤ回路８は、波形ｅ、ｆのＡＮＤ出力を取り
出すために、本来の出力が“ハイ”のときにのみ雑音を
出力する。これを波形ｇに示す。
出すために、本来の出力が“ハイ”のときにのみ雑音を
出力する。これを波形ｇに示す。
よって、ＮＯＲ回路５．９の動作はＮＯＲ回路４及びＡ
ＮＤ回路８により行われながら、波形ｄ、ｇより波形り
を得る。
ＮＤ回路８により行われながら、波形ｄ、ｇより波形り
を得る。
波形りには、雑音の重量はなく、入力信号のうち、必要
な変化だけが内部論理回路に伝達されるに至る。
な変化だけが内部論理回路に伝達されるに至る。
発明の詳細
な説明したように、本発明によれば、遅延回路と論理回
路の組合せにより、入力雑音を除去したので、ヒステリ
シス入力回路における閾値電圧差より大きい雑音を除去
できるという効果が得られる。
路の組合せにより、入力雑音を除去したので、ヒステリ
シス入力回路における閾値電圧差より大きい雑音を除去
できるという効果が得られる。
また、本発明によれば、回路は全て論理集積回路内部で
実現しているために入力雑音除去に、新たな外付部品を
要さないという効果が得られる。
実現しているために入力雑音除去に、新たな外付部品を
要さないという効果が得られる。
第１図は、本発明の一実施例を示す回路構成図、第２図
は第１図の動作を示すタイムチャート、第３図は従来例
の回路図、第４図は第３図の動作を示すタイムチャート
である。 １・・・入力端子、２・・・ロウトリップインバータ、
３．７・・・遅延回路、４．５．９・・・ＮＯＲ回路、
６・・ハイトリップインバータ、８・・・ＡＮＤ回路、
１０・・・インバータ、ＩＬ １２・・・ＮＡＮＤＡＮ
Ｄ回路力端子 ２二ロワトリツプインバータ ３．７：遅延回路 ４、５，９： ＮＯＲ回路 ６：ハイトリップインバータ ８： ＡＮＤ回路 第１図 第 図 １１．１２ｎ ＮＡＮＤ口路 第 図 第 図
は第１図の動作を示すタイムチャート、第３図は従来例
の回路図、第４図は第３図の動作を示すタイムチャート
である。 １・・・入力端子、２・・・ロウトリップインバータ、
３．７・・・遅延回路、４．５．９・・・ＮＯＲ回路、
６・・ハイトリップインバータ、８・・・ＡＮＤ回路、
１０・・・インバータ、ＩＬ １２・・・ＮＡＮＤＡＮ
Ｄ回路力端子 ２二ロワトリツプインバータ ３．７：遅延回路 ４、５，９： ＮＯＲ回路 ６：ハイトリップインバータ ８： ＡＮＤ回路 第１図 第 図 １１．１２ｎ ＮＡＮＤ口路 第 図 第 図
Claims (1)
- 入力端子に接続されるロウトリップインバータと、この
ロウトリップインバータの出力に接続される第１の遅延
回路と、この第１の遅延回路の出力と前記ロウトリップ
インバータの出力とを入力とする第１のＮＯＲ回路と、
この第１のＮＯＲ回路の出力を入力とする第２のＮＯＲ
回路と、前記入力端子に接続されるハイトリップインバ
ータと、このハイトリップインバータの出力に接続され
る第２の遅延回路と、この第２の遅延回路の出力と前記
ハイトリップインバータの出力とを入力とするＡＮＤ回
路の出力と前記第２のＮＯＲ回路の出力を入力とする第
３のＮＯＲ回路とを有し、この第３のＮＯＲ回路の出力
を前記第２のＮＯＲ回路の一方の入力に接続し、さらに
内部論理回路へ接続することを特徴とする、入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195242A JPH0481118A (ja) | 1990-07-24 | 1990-07-24 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195242A JPH0481118A (ja) | 1990-07-24 | 1990-07-24 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0481118A true JPH0481118A (ja) | 1992-03-13 |
Family
ID=16337858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2195242A Pending JPH0481118A (ja) | 1990-07-24 | 1990-07-24 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0481118A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0694391A3 (en) * | 1994-07-29 | 1996-05-15 | Canon Kk | Print head and printing device using the same |
| JP2009124465A (ja) * | 2007-11-15 | 2009-06-04 | Seiko Epson Corp | ノイズフィルタ回路、およびその方法、ならびに、サーマルヘッドドライバ、サーマルヘッド、電子機器、および印刷システム |
| JP2009147742A (ja) * | 2007-12-14 | 2009-07-02 | Seiko Epson Corp | ノイズフィルタ回路、デッドタイム回路、遅延回路、およびその方法、ならびに、サーマルヘッドドライバ、サーマルヘッド、制御回路、電子機器、および印刷システム |
-
1990
- 1990-07-24 JP JP2195242A patent/JPH0481118A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0694391A3 (en) * | 1994-07-29 | 1996-05-15 | Canon Kk | Print head and printing device using the same |
| US6054689A (en) * | 1994-07-29 | 2000-04-25 | Canon Kabushiki Kaisha | Printing head and printing apparatus using same |
| JP2009124465A (ja) * | 2007-11-15 | 2009-06-04 | Seiko Epson Corp | ノイズフィルタ回路、およびその方法、ならびに、サーマルヘッドドライバ、サーマルヘッド、電子機器、および印刷システム |
| US7839180B2 (en) | 2007-11-15 | 2010-11-23 | Seiko Epson Corporation | Noise filter circuit, noise filtering method, thermal head driver, thermal head, electronic instrument, and printing system |
| JP2009147742A (ja) * | 2007-12-14 | 2009-07-02 | Seiko Epson Corp | ノイズフィルタ回路、デッドタイム回路、遅延回路、およびその方法、ならびに、サーマルヘッドドライバ、サーマルヘッド、制御回路、電子機器、および印刷システム |
| US7872491B2 (en) | 2007-12-14 | 2011-01-18 | Seiko Epson Corporation | Noise filter circuit, dead time circuit, delay circuit, noise filter method, dead time method, delay method, thermal head driver, and electronic instrument |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5508648A (en) | Differential latch circuit | |
| US5173626A (en) | Flip-flop with scan path | |
| JPH01265315A (ja) | 半導体回路装置 | |
| JP2002208844A (ja) | グリッチ除去回路 | |
| US5418486A (en) | Universal digital filter for noisy lines | |
| JP2653177B2 (ja) | 雑音除去回路 | |
| CN1005372B (zh) | 互补型金属氧化物半导体(cmos)倒相器链 | |
| JPH0993116A (ja) | 半導体集積回路 | |
| JPS63146509A (ja) | 一定幅パルス発生器 | |
| JPH0481118A (ja) | 入力回路 | |
| JPH07135454A (ja) | 調整された遅延線 | |
| JPS6431258A (en) | Microprocessor | |
| JPS63227113A (ja) | 伝播回路 | |
| KR100290892B1 (ko) | 씨모스전압레벨쉬프트회로 | |
| EP0488304A2 (en) | Flip-flop circuit | |
| JPH02268511A (ja) | 二相パルス発生回路 | |
| JPH04371016A (ja) | パルス幅補正回路 | |
| JPH01277020A (ja) | ノイズ除去回路 | |
| JPH0983317A (ja) | 短パルス除去回路 | |
| KR0117109Y1 (ko) | 글리치 제거회로 | |
| JP2864714B2 (ja) | エッジ検出回路 | |
| JPH01290313A (ja) | 集積回路間の信号伝搬方法 | |
| JPH0435409A (ja) | 論理回路 | |
| JPH02170616A (ja) | 論理集積回路 | |
| JPS62117411A (ja) | パルス幅制御回路 |