JPH01277020A - ノイズ除去回路 - Google Patents
ノイズ除去回路Info
- Publication number
- JPH01277020A JPH01277020A JP63108115A JP10811588A JPH01277020A JP H01277020 A JPH01277020 A JP H01277020A JP 63108115 A JP63108115 A JP 63108115A JP 10811588 A JP10811588 A JP 10811588A JP H01277020 A JPH01277020 A JP H01277020A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- noise
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
この発明は、マイクロコンピュータ等の入力へのパルス
ノイズを除去するためのノイズ除去回路に関する。 （従来の技術） 第３図は従来からマイクロコンピュータ等の入力段に、
パルスノイズを除去するために用いられているシュミッ
ト回路を示す論理回路図である。 図において、入力端子１に与えられた入力信号ＳＩＮは
、シュミット回路２に与えられる。シュミット回路２は
インバータ３，４より成り、インバータ３，４は並列に
接続され、かつ逆特性に接続されている。出力信号Ｓ。 Ｕｌはインバータ３の出力部から出力端子５を介し取出
されている。 次に動作について説明する。インバータ３，４のしきい
値を各々■■３．ｖ■４とし、■■３＜■■４とする。 株式会社オーム社出版の「特許パルス回路辞典ｊ ｐ、
１１６に示されている動作原理により、入力信号Ｓ工に
ノイズが含まれている場合、そのノイズの振幅がヒステ
リシス電圧Ｖ （Ｖ□−ＶＴ４−Ｖ、３）範囲内なら
第４図（ａ）に示すようにノイズを除去することができ
、出力端子５にはノイズパルスを有しない出力信＠ Ｓ
ＯＵＴが出力される。 しかし、ノイズの振幅範囲がヒステリシス電圧Ｖ、１範
囲外になると、第４図（ｂ）に示すようにノイズを除去
することができず、出力端子５にはノイズパルスを有す
る出力信号Ｓ。ｔｌＴが出力されるという問題点があっ
た。 このため、従来は、シュミット回路２で除去されないノ
イズを除去するために、第５図に示すようにＡＮＤ回路
７とＯＲ回路８の直列回路を用いていた。図において、
シュミット回路２の出力は直接ＡＮＤ回路７の一方端に
入力されるとともに、遅延回路６ａを介しＡＮＤ回路７
の他方端にも入力される。ＡＮＤ回路７の出力は直接Ｏ
Ｒ回路８の一方端に入力されるとともに、遅延回路６ｂ
を介しＯＲ回路８の他方端にも入力される。ＯＲ回路８
の出力は出力端子５に与えられる。 次に動作について第６図を用いながら説明する。 シュミット回路２の出力に第６図の信号Ｆのようにノイ
ズパルス（Ｎ＋は正のノイズパルス、Ｎ−は負のノイズ
パルス）を含んだ信号が出力されたとする。信号Ｆは遅
延回路６ａにより遅延され信号Ｇになる。すると、ＡＮ
Ｄ回路７の出力には正のノイズパルスＮ＋が除去された
信号Ｈが出力される。信号Ｈは遅延回路６ｂにより遅延
され信号Ｉになる。すると、ＯＲ回路８の出力には、負
のノイズパルスＮ−が除去された出力信号Ｓ。Ｕ□が出
力される。このようにして、シュミット回路２で除去さ
れないノイズを除去する。
ノイズを除去するためのノイズ除去回路に関する。 （従来の技術） 第３図は従来からマイクロコンピュータ等の入力段に、
パルスノイズを除去するために用いられているシュミッ
ト回路を示す論理回路図である。 図において、入力端子１に与えられた入力信号ＳＩＮは
、シュミット回路２に与えられる。シュミット回路２は
インバータ３，４より成り、インバータ３，４は並列に
接続され、かつ逆特性に接続されている。出力信号Ｓ。 Ｕｌはインバータ３の出力部から出力端子５を介し取出
されている。 次に動作について説明する。インバータ３，４のしきい
値を各々■■３．ｖ■４とし、■■３＜■■４とする。 株式会社オーム社出版の「特許パルス回路辞典ｊ ｐ、
１１６に示されている動作原理により、入力信号Ｓ工に
ノイズが含まれている場合、そのノイズの振幅がヒステ
リシス電圧Ｖ （Ｖ□−ＶＴ４−Ｖ、３）範囲内なら
第４図（ａ）に示すようにノイズを除去することができ
、出力端子５にはノイズパルスを有しない出力信＠ Ｓ
ＯＵＴが出力される。 しかし、ノイズの振幅範囲がヒステリシス電圧Ｖ、１範
囲外になると、第４図（ｂ）に示すようにノイズを除去
することができず、出力端子５にはノイズパルスを有す
る出力信号Ｓ。ｔｌＴが出力されるという問題点があっ
た。 このため、従来は、シュミット回路２で除去されないノ
イズを除去するために、第５図に示すようにＡＮＤ回路
７とＯＲ回路８の直列回路を用いていた。図において、
シュミット回路２の出力は直接ＡＮＤ回路７の一方端に
入力されるとともに、遅延回路６ａを介しＡＮＤ回路７
の他方端にも入力される。ＡＮＤ回路７の出力は直接Ｏ
Ｒ回路８の一方端に入力されるとともに、遅延回路６ｂ
を介しＯＲ回路８の他方端にも入力される。ＯＲ回路８
の出力は出力端子５に与えられる。 次に動作について第６図を用いながら説明する。 シュミット回路２の出力に第６図の信号Ｆのようにノイ
ズパルス（Ｎ＋は正のノイズパルス、Ｎ−は負のノイズ
パルス）を含んだ信号が出力されたとする。信号Ｆは遅
延回路６ａにより遅延され信号Ｇになる。すると、ＡＮ
Ｄ回路７の出力には正のノイズパルスＮ＋が除去された
信号Ｈが出力される。信号Ｈは遅延回路６ｂにより遅延
され信号Ｉになる。すると、ＯＲ回路８の出力には、負
のノイズパルスＮ−が除去された出力信号Ｓ。Ｕ□が出
力される。このようにして、シュミット回路２で除去さ
れないノイズを除去する。
従来のノイズ除去回路は以上のように構成されているの
で、正のノイズパルスＮ＋、負のノイズパルスＮ−を除
去するのに遅延回路５ａ、５ｂを２つ要し、回路面積が
増大するという問題点があった。 この発明は上記のような問題点を解決するためになされ
たもので、遅延回路１つで、ノイズパルスを完全に除去
することができる回路面積の小さいノイズ除去回路を得
ることを目的とする。 〔課題を解決するための手段〕 この発明に係るノイズ除去回路は、ノイズパルスを含む
第１！Ｄ信号が与えられ、前記第１の信号より所定時間
遅れた第２の信号を発生する遅延回路と、前記第１の信
号及び前記第２の信号が与えられ、これらの論理和を取
ることにより、前記第１の信号に含まれる前記ノイズパ
ルスのうち負のノイズパルスを除去するＯＲ回路と、前
記第１の信号及び前記第２の信号が与えられ、これらの
論理積を取ることにより、前記第１の信号に含まれる前
記ノイズパルスのうち正のノイズパルスを除去するＡＮ
Ｄ回路と、前記ＯＲ回゛路あるいはＡＮＤ回路の出力に
接続され、前記ＯＲ回路あるいはＡＮＤ回路の出力を反
転させるインバータと、第１及び第２の入力端子を有し
、前記ＯＲ回路の出力が直接あるいは前記インバータを
介し前記第１の入力端子に、前記ＡＮＤ回路の出力が直
接あるいは前記インバータを介し前記第２の入力端子に
与えられ、前記正及び負のノイズパルスが除去された前
記第１の信号を出力するフリップフロップ回路とを備え
た構成としている。 （作用〕 この発明において、ＯＲ回路は負のノイズパルスを除去
し、ＡＮＤ回路は正のノイズパルスを除去する。インバ
ータは、ＯＲ回路の出力又はＡＮＤ回路の出力を反転さ
せフリップフロップ回路に入力する。フリップフロップ
回路はＯＲ回路あるいはＡＮＤ回路より直接与えられる
信号及び、インバータを介して与えられる信号に応じた
信号を出力する。 （実施例〉 第１図はこの発明の一実施例を示す論理回路図であり、
例えばマイクロコンビ１−夕を内蔵したＩＣカードに適
用される。入力端子１からの入力信号５１１４はシュミ
ット回路２を介すことにより前述したようにそのヒステ
リシス電圧Ｖ□範囲内のノイズが除去され、信号Ｂとな
る。また、信号Ｂは遅延回路６により一定時間遅延した
信号Ｃとなる。 ＯＲ回路９及びＮＡＮＤ回路１０には各々信号Ｂ及びＣ
が入力される。ＯＲ回路９の出力はＮＡＮＤ回路１２．
１３により構成されるフリップ７０ツブ回路（以下ｒＦ
ＦＪと略す。）１１のセット入力に与えられる。 一方、ＮＡＮＤ回路１０の出力はＦＦ１１のリセット入
力に与えられる。ＦＦ１１の出力はインバータ１４を介
し出力端子５に出力信号ＳＩＮとして取り出される。 次に、第２図を用いながら動作について説明する。シュ
ミット回路２により入力信号８１Ｎ−のノイズが除去さ
れないと、ノイズパルスを含んだ信号Ｂが出力される。 遅延回路６は信号Ｂを受け、これを遅延させ、信号Ｃを
発生する。 ＯＲ回路９は、信号Ｂと信号ＣのＯＲを取ることにより
負のノイズパルスＮ−を除去した信号りをＦＦＩ １の
セット入力に与える。 ＮＡＮＤ回路１０は信号Ｂと、信号ＣのＮＡＮＤを取る
ことにより、正のノイズパルスＮ＋を除去した信号Ｅを
ＦＦ１１のリセット入力に与える。 この場合、ＡＮＤ回路によっても正のノイズパルスを除
去することができるが、ＮＡＮＯ回路１０を用いること
により、ＦＦＩ １の禁止入力、つまりＦＦ１１のセッ
ト入力である信号りと、ＦＦ１１のリセット入力である
信号Ｅとが共に０”となる期間をなくすようにしている
。そして、ＦＦ１１のセット入力に信号り、リセット入
力に信号Ｅを入力すると、ＦＦ１１の出力は真理値表１
表 １ に基づき出力され、その出力はインバータ１４を介し、
出力信号Ｓ として、出力端子５に出力ＵＴ される。信号Ｂと出力信号Ｓ を比較するとノｕｒ イズバルスＮ”、Ｎ＋が除去されているのがわかる。 なお、上記実施例では、ＯＲ回路９．ＮＡＮＤ回路１０
及びＮＡＮＤ回路１２．１３により構成されたＦＦ１１
を用いた場合について説明したが、ＯＲ回路９をＮＯＲ
回路に、ＮＡＮＤ回路１０をＡＮＤ回路に、ＦＦ１１を
ＮＯＲ回路により構成しても上記実施と同様の効果が得
られる。 〔発明の効果〕 以上のように、この発明によれば、正のノイズパルスを
除去するためのＯＲ回路と、負のノイズパルスを除去す
るためのＡＮＤ回路を並列に接続し、ＯＲ回路およびＡ
ＮＤ回路の出力をそのいずれか一方をインバータにより
反転させた後、フリップ７０ツブに入力するようにした
ので、遅延回路１つでノイズを完全に除去することがで
き、かつ回路面積の小さいノイズ除去回路が得られると
いう効果がある。
で、正のノイズパルスＮ＋、負のノイズパルスＮ−を除
去するのに遅延回路５ａ、５ｂを２つ要し、回路面積が
増大するという問題点があった。 この発明は上記のような問題点を解決するためになされ
たもので、遅延回路１つで、ノイズパルスを完全に除去
することができる回路面積の小さいノイズ除去回路を得
ることを目的とする。 〔課題を解決するための手段〕 この発明に係るノイズ除去回路は、ノイズパルスを含む
第１！Ｄ信号が与えられ、前記第１の信号より所定時間
遅れた第２の信号を発生する遅延回路と、前記第１の信
号及び前記第２の信号が与えられ、これらの論理和を取
ることにより、前記第１の信号に含まれる前記ノイズパ
ルスのうち負のノイズパルスを除去するＯＲ回路と、前
記第１の信号及び前記第２の信号が与えられ、これらの
論理積を取ることにより、前記第１の信号に含まれる前
記ノイズパルスのうち正のノイズパルスを除去するＡＮ
Ｄ回路と、前記ＯＲ回゛路あるいはＡＮＤ回路の出力に
接続され、前記ＯＲ回路あるいはＡＮＤ回路の出力を反
転させるインバータと、第１及び第２の入力端子を有し
、前記ＯＲ回路の出力が直接あるいは前記インバータを
介し前記第１の入力端子に、前記ＡＮＤ回路の出力が直
接あるいは前記インバータを介し前記第２の入力端子に
与えられ、前記正及び負のノイズパルスが除去された前
記第１の信号を出力するフリップフロップ回路とを備え
た構成としている。 （作用〕 この発明において、ＯＲ回路は負のノイズパルスを除去
し、ＡＮＤ回路は正のノイズパルスを除去する。インバ
ータは、ＯＲ回路の出力又はＡＮＤ回路の出力を反転さ
せフリップフロップ回路に入力する。フリップフロップ
回路はＯＲ回路あるいはＡＮＤ回路より直接与えられる
信号及び、インバータを介して与えられる信号に応じた
信号を出力する。 （実施例〉 第１図はこの発明の一実施例を示す論理回路図であり、
例えばマイクロコンビ１−夕を内蔵したＩＣカードに適
用される。入力端子１からの入力信号５１１４はシュミ
ット回路２を介すことにより前述したようにそのヒステ
リシス電圧Ｖ□範囲内のノイズが除去され、信号Ｂとな
る。また、信号Ｂは遅延回路６により一定時間遅延した
信号Ｃとなる。 ＯＲ回路９及びＮＡＮＤ回路１０には各々信号Ｂ及びＣ
が入力される。ＯＲ回路９の出力はＮＡＮＤ回路１２．
１３により構成されるフリップ７０ツブ回路（以下ｒＦ
ＦＪと略す。）１１のセット入力に与えられる。 一方、ＮＡＮＤ回路１０の出力はＦＦ１１のリセット入
力に与えられる。ＦＦ１１の出力はインバータ１４を介
し出力端子５に出力信号ＳＩＮとして取り出される。 次に、第２図を用いながら動作について説明する。シュ
ミット回路２により入力信号８１Ｎ−のノイズが除去さ
れないと、ノイズパルスを含んだ信号Ｂが出力される。 遅延回路６は信号Ｂを受け、これを遅延させ、信号Ｃを
発生する。 ＯＲ回路９は、信号Ｂと信号ＣのＯＲを取ることにより
負のノイズパルスＮ−を除去した信号りをＦＦＩ １の
セット入力に与える。 ＮＡＮＤ回路１０は信号Ｂと、信号ＣのＮＡＮＤを取る
ことにより、正のノイズパルスＮ＋を除去した信号Ｅを
ＦＦ１１のリセット入力に与える。 この場合、ＡＮＤ回路によっても正のノイズパルスを除
去することができるが、ＮＡＮＯ回路１０を用いること
により、ＦＦＩ １の禁止入力、つまりＦＦ１１のセッ
ト入力である信号りと、ＦＦ１１のリセット入力である
信号Ｅとが共に０”となる期間をなくすようにしている
。そして、ＦＦ１１のセット入力に信号り、リセット入
力に信号Ｅを入力すると、ＦＦ１１の出力は真理値表１
表 １ に基づき出力され、その出力はインバータ１４を介し、
出力信号Ｓ として、出力端子５に出力ＵＴ される。信号Ｂと出力信号Ｓ を比較するとノｕｒ イズバルスＮ”、Ｎ＋が除去されているのがわかる。 なお、上記実施例では、ＯＲ回路９．ＮＡＮＤ回路１０
及びＮＡＮＤ回路１２．１３により構成されたＦＦ１１
を用いた場合について説明したが、ＯＲ回路９をＮＯＲ
回路に、ＮＡＮＤ回路１０をＡＮＤ回路に、ＦＦ１１を
ＮＯＲ回路により構成しても上記実施と同様の効果が得
られる。 〔発明の効果〕 以上のように、この発明によれば、正のノイズパルスを
除去するためのＯＲ回路と、負のノイズパルスを除去す
るためのＡＮＤ回路を並列に接続し、ＯＲ回路およびＡ
ＮＤ回路の出力をそのいずれか一方をインバータにより
反転させた後、フリップ７０ツブに入力するようにした
ので、遅延回路１つでノイズを完全に除去することがで
き、かつ回路面積の小さいノイズ除去回路が得られると
いう効果がある。
第１図はこの発明の一実施例を示す論理回路図、第２図
は第１図の回路動作を説明するための波形図、第３図は
従来のシュミット回路を示す回路図、第４図は第３図に
示した回路の動作を説明するための波形図、第５図は従
来のノイズ除去回路を示す回路図、第６図は第５図に示
した回路の動作を説明するための波形図である。 図において、６は遅延回路、９はＯＲ回路、１０はＮＡ
ＮＤＡＮＤ回路はフリップ７０ツブ回路である。 なお、各図中同一符号は同一または相当部分を示す。
は第１図の回路動作を説明するための波形図、第３図は
従来のシュミット回路を示す回路図、第４図は第３図に
示した回路の動作を説明するための波形図、第５図は従
来のノイズ除去回路を示す回路図、第６図は第５図に示
した回路の動作を説明するための波形図である。 図において、６は遅延回路、９はＯＲ回路、１０はＮＡ
ＮＤＡＮＤ回路はフリップ７０ツブ回路である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）ノイズパルスを含む第１の信号が与えられ、前記
第１の信号より所定時間遅れた第２の信号を発生する遅
延回路と、 前記第１の信号及び前記第２の信号が与えられ、これら
の論理和を取ることにより、前記第１の信号に含まれる
前記ノイズパルスのうち負のノイズパルスを除去するＯ
Ｒ回路と、 前記第１の信号及び前記第２の信号が与えられ、これら
の論理積を取ることにより、前記第１の信号に含まれる
前記ノイズパルスのうち正のノイズを除去するＡＮＤ回
路と、 前記ＯＲ回路あるいはＡＮＤ回路の出力に接続され、前
記ＯＲ回路あるいはＡＮＤ回路の出力を反転させるイン
バータと、 第１及び第２の入力端子を有し、前記ＯＲ回路の出力が
直接あるいは前記インバータを介し前記第１の入力端子
に、前記ＡＮＤ回路の出力が直接あるいは前記インバー
タを介し前記第２の入力端子に与えられ、前記正及び負
のノイズパルスが除去された前記第１の信号を出力する
フリップフロップ回路とを備えたノイズ除去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63108115A JPH01277020A (ja) | 1988-04-28 | 1988-04-28 | ノイズ除去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63108115A JPH01277020A (ja) | 1988-04-28 | 1988-04-28 | ノイズ除去回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01277020A true JPH01277020A (ja) | 1989-11-07 |
Family
ID=14476289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63108115A Pending JPH01277020A (ja) | 1988-04-28 | 1988-04-28 | ノイズ除去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01277020A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1303043A1 (fr) * | 2001-10-16 | 2003-04-16 | Koninklijke Philips Electronics N.V. | Filtre digital pour reduire des pics de tension |
| CN106936411A (zh) * | 2015-12-30 | 2017-07-07 | 格科微电子（上海）有限公司 | 抗噪声干扰的数字触发器 |
-
1988
- 1988-04-28 JP JP63108115A patent/JPH01277020A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1303043A1 (fr) * | 2001-10-16 | 2003-04-16 | Koninklijke Philips Electronics N.V. | Filtre digital pour reduire des pics de tension |
| FR2830998A1 (fr) * | 2001-10-16 | 2003-04-18 | Koninkl Philips Electronics Nv | Filtre digital pour reduire des pics de tension |
| CN106936411A (zh) * | 2015-12-30 | 2017-07-07 | 格科微电子（上海）有限公司 | 抗噪声干扰的数字触发器 |
| CN106936411B (zh) * | 2015-12-30 | 2021-07-27 | 格科微电子（上海）有限公司 | 抗噪声干扰的数字触发器 |
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