JPH0481128A - Ａ／ｄコンバータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、Ａ／Ｄコンバータに関するものである。

〔従来の技術〕

第３図は、例えば“ｌ５ＳＣＣ’８８　ＤＩＧＥＳＴ　
ＯＦ　ＴＥＣＩＩＮＩＣＡＬ　ＰＡＰＥＲＳ”の２２４
頁に示された従来のＡ／Ｄ変換器を示す構成図であり、
１０ビットＡ／Ｄコンバータの例である。尚、説明を容
易にするため機能ブロックレベルの構成図とした。図に
おいて、太い実線はアナロク系の信号線を、細い実線は
ディジタル系の信号線を示（７ている。］はアアナログ
力端子、２はアナロク入力端子］に接続されたサンプル
ホールド回路、３はサンプルホールド回路２の出力をＡ
／Ｄ変換する６ビツト」三位Ａ／Ｄ変換回路、３２及び
３３は上位Ａ／Ｄ変換回路３の高電位側基準電圧印加端
子及び低電位側基準電圧印加端子、３４は上位Ａ／Ｄ変
換回路３の中間出力３１をＤ／Ａ変換する６ビツトＤ／
Ａ変換回路、３６はＤ／Ａ変換回路３４のバイアス端子
、３５は上位Ａ／Ｄ変換回路３の出力であるまた、４は
サンプルホールド回路２の出力とＤ／Ａ変換回路３４の
出力との減算を行う減算増幅器、５１は減算増幅器４の
出力をＡ／Ｄ変換する６ビツト下位Ａ／Ｄ変換回路、５
２及び５３は下位Ａ／Ｄ変換回路５１の高電位側基準電
圧印加端子及び低電位側基準電圧印加端子、５４は下位
Ａ／Ｄ変換回路５］の出力、６は上位Ａ／Ｄ変換回路３
の出力３５と下位Ａ／Ｄ変換回路５１の出力５４を加算
する加算器、７は加算器６の出力を記憶する出力ラッチ
、８は出力端子である。

更に、９はＤ／Ａ変換回路３４の１＜イアス端了３６に
接続されたノ・イアスミ圧発生回路、１０は下位Ａ／Ｄ
変換回路５１の高電位側基準電圧印加端子５２及び低電
位側基準電圧印加端子５３に接続された基準電圧発生回
路、１１はクロック信号発生回路てあり、ＣＬＩ、ＣＬ
２及びＣＬ３はそれぞれサンプルホールド回路２、上位
Ａ／Ｄ変換回路３及び下位Ａ／Ｄ変換回路５１を駆動す
るクロック信号発生回路１１の出力である。

次に、従来例の動作について説明する。クロ・ツク信号
ＣＬＩがＬレベルのとき、サンプルホールド回路２の出
力は入力端子１より人力されたアナログ信号に追随する
。次にクロック信号ＣＬコかＨレベルに変化すると、サ
ンプルホールド回路２の出ノｊは入力端子１より入力さ
れたアナログ信号のこの瞬間の電圧値に保持される。そ
して、保持状態になったと同時又はその後、この保持電
圧に対して、上位Ａ／Ｄ変換回路３か上位６ビ・７）に
対応したＡ／Ｄ変換を行う。このタイミンクは、クロッ
ク信号ＣＬ２によって制御される。なお、上位Ａ／Ｄ変
換回路３の高電位側基準電圧印加端子３２及び低電位側
基準電圧印加端子３３のそれぞれに印加された電圧によ
り上位Ａ／Ｄ変換回路３の変換レンジか決定される。即
ち、高電位側基準電圧より小さく低電位側基準電圧より
大きい電圧か６ビツトのディジタル値に変換される。

一方、上位Ａ／Ｄ変換回路３の中間変換結果３］はＤ／
Ａ変換回路３４に人力され、Ｄ／Ａ変換される。Ｄ／Ａ
変換回路３４の変換レンジは、ノくイアス端子３６に印
加される電圧により制御される。即ち、バイアス電圧発
生回路９はノ１イアス端子３６を介して、上位Ａ／Ｄ変
換回路３とＤ／Ａ変換回路３４の変換レンジを一致させ
る。これにより、上位６ビソｈＡ／Ｄ変換回路３の出力
ディジタル値の量子化レベルに対応したアナログ信号が
得られる。このアナログ信号は、上位Ａ／Ｄ変換回路３
に対応した分解能、即ち６ビ・ントの分解能しかない。

従って、減算増幅器４て人力アナログ値からＤ／Ａ変換
回路３４の出力値を減算し増幅することにより、入力ア
ナログ値に含まれる６ビツトより細かい成分か抽出され
増幅される。

第４図は以上の動作例を示したもので、その入力アナロ
グ信号、Ｄ／Ａ変換回路３４の出力値及び減算増幅器４
の出力値を、それぞれ、点線、鎖線及び実線で示す。ま
た、電圧軸は、電圧に対応する上位Ａ／Ｄ変換回路３の
出力値で表記されている。尚、本発明においては、Ａ／
Ｄ変換速度に比べて人力アナログ信号はゆ、つくり変化
する場合、即ち、サンプルホールド回路２の動作による
時間軸上の不連続性が十分少さい場合を想定しており、
又、減算増幅器４の増幅率を１としている。

次に、下位Ａ／Ｄ変換回路５１は減算増幅器４の出力を
Ａ／Ｄ変換する。このタイミンクはクロック信号ＣＬ３
て制御される。又、減算増幅器４の理想的な出力の最小
値をｖＦｌ、最大値をＶＦ２とすると、下位Ａ／Ｄ変換
回路５１の変換レンジは上限がＶＦ　１　＋２ｘ　（Ｖ
Ｆ２−ＶＦ　１）　、’Ｔ限がＶＦＩ−２ｘ　（ＶＦ２
−ＶＦＩ）に設定される。即ち、本来必要な下位Ａ／Ｄ
変換回路５１の変換レンジに対して上下限か拡張されて
いる（本例では、本来の変換レンジの４倍）。これによ
り、上位Ａ／Ｄ変換結果が多少の誤差を含んでいても、
減算増幅器４の出力が上記変換レンジ内に入っていれば
補正することができる。尚、この補正については、後程
詳述する。下位Ａ／Ｄ変換回路５１のディジタル出力は
、減算増幅器４の出力が理想的に変化するとき、即ちＶ
ＦｌからＶＦ２まて変化するときは、“ｏｏｏｏｏｏ”
から“００１１１１”までのディジタル値となる。又、
ＶＦＩより小さいときは負数に、ＶＦ２より大きいとき
は“００１１１１′より大きなディジタル値となる。尚
、上記の様な下位Ａ／Ｄ変換回路５１の変換レンジの上
限と下限は、基準電圧発生回路１０て発生した電圧によ
り制御される。

上位Ａ／Ｄ変換回路３の出力３５と下位Ａ／Ｄ変換回路
５１の出力５４は、加算器６により加算され１０ビツト
のディジタル量となり、出力ラッチ７及び出力端子８を
介してディジタル出力される。但し、上位Ａ／Ｄ変換回
路３の出力３５は上位６ビツトを表わしているので、例
えば上位結果が“ＩＯ旧旧”であれば４桁上位側にシフ
トされ“１．００１０１００００°となってから、下位
Ａ／Ｄ変換回路５１の出力５４と加算される。このよう
に、上位Ａ／Ｄ変換回路３の出力３５と下位Ａ／Ｄ変換
回路５１の出力５４を加算することにより、上位Ａ／Ｄ
変換回路３の出力３５か多少の誤差を含んでいても補正
することができる。これは、ディジタル補正として広く
知られており、以下にその原理を説明する。

今、入力アナログ量か正確にディジタル量（ＤＣ＋ＤＦ
）に対応していたとする。但し、ＤＣは上位Ａ／Ｄ変換
回路３の出力３５に相当するディジタル量、ＤＦは下位
Ａ／Ｄ変換回路５１の出力５４に相当するディジタル量
である。例えば、（ＤＣ＋ＤＦ）か“１００１０１１１
０１′なら、２進数表記でＤＣは“１００１０１０００
０”　　Ｄ　Ｆは“１１０１“となる。ディジタル量Ｄ
Ｃ及びＤＦに対するアナログ量をＶＣ及びＶＦとすると
、人力アナログ量ＶＩＮは、 Ｖ　　Ｉ　　Ｎ　　−ＶＣ＋ＶＦ　　　　　　　　　　
　、、、（１）となる。ここで、上位Ａ／Ｄ変換の過程
で誤差が生じ、その結果ＤＣ’が真値ＤＣからＤＥたけ
シフトしたとすると、ＤＣ’　は、 ＤＣ’　　−ＤＣ＋ＤＥ　　　　　　　、−（２）とな
る。その結果、ＤＥに対応するアナログ量をＶＥとすれ
ば、上位Ａ／Ｄ変換回路３の出力３５は、 ＶＣ’　　　−ＶＣ＋ＶＥ　　　　　　　　　　　・＝
（３）となる。今、説明を容易にするため減算増幅器４
の増幅率を１とすると、減算増幅器４の出力ＶＳＵＢは
、　（１）式及び　（３）式よりＶＳＵＢ　　−ＶＩＮ
−ＶＣ’ −ＶＦ−ＶＥ　　　　　　　・・・（４）となる。従っ
て、ＶＳＵＢをＡ／Ｄ変換した下位Ａ／Ｄ変換回路５１
の出力５４は、 ＤＦ’　　−ＤＦ−ＤＥ　　　　　　　・・・（５）と
なる。その結果、ＤＣ’　とＤＦ’を加算すれば、最終
的なディジタル出力ＤＯＵＴは、（２）式及び（５）式
より、 ＤＯＵＴ　　＝　　ＤＣ’　　＋ＤＦ’−ＤＣ＋ＤＦ　
　　　　　　　　・　（６）となり、誤差成分ＤＥか相
殺される。

〔発明が解決しようとする課題〕

従来のＡ／Ｄコンバータは以上の様に構成されているか
、実際のサンプルホールド回路２にはドループが生ずる
ことか知られている。即ち、クロック信号ＣＬＩかＬレ
ベルよりＨレベルに変化することにより、サンプルホー
ルド回路２の出力は入力端子１より入力されたアナロク
信号のこの瞬間の電圧値に保持されるが、この保持電圧
は理想的には次にクロック信号ＣＬＩがＬレベルに変化
するまで一定であるが、実際には変動が生ずる。

このサンプルホールド回路２のドループ現象によって、
以下の様な問題点か生していた。

第５図はその様な問題点を示しており、第５図にそって
説明する。第５図（ａ）では点線１０１がアナログ入力
信号、細い実線１０２及び太い実線１０３かサンプルホ
ールド回路２の理想及びドループか生じた実際の出力、
鎖線］０４かＤ／Ａ変換回路３４の出力である。第５図
（ｂ）では、細い実線１０５及び太い実線１０６か減算
増幅器４の理想及び実際の出力、鎖線１０７及び１０８
か下位Ａ／Ｄ変換回路の基準電圧印加端子５２及び５Ｂ
の印加電圧である。第５図（ｅ）　、　（ｄ）及び（ｅ
）は、それぞれクロック信号ＣＬ１．．ＣＬ２及びＣＬ
３のタイミンクを示している。

クコツク信号ＣＬ１がＬレベルからＨレベルに変わる時
、サンプルホールド回路２はアナロク人力〕０］の保持
を開始する。これ以後、サンプルホールド回路２にドル
ープか無ければ点Ａの電圧は保持され細い実線１０２と
なるか、実際にはドループにより点Ａの電圧は変動し太
い実線１０３となる。

次に、クロック信号ＣＬ２かＬレベルからＨレー・ルに
変わる瞬間に上位Ａ／Ｄ変換回路３により、Ａ／Ｄ変換
か行われる。このとき、実際のサンプルホールド回路２
の出力は、その理想出力Ｂ′がらＢヘシフトしているた
め上位Ａ／Ｄ変換の過程で誤差が生じる。しかし、上位
Ａ／Ｄ変換回路３以外の回路か理想的な動作をしておれ
ば、前述のディジタル補正によりその様な誤差は相殺さ
れ、Ａ／Ｄコンバータの最終８カに誤差か現れることは
ない。この後、減算増幅器４により、サンプルホールド
回路２の出力からＤ／Ａ変換回路３４の出力か減算され
ることになる。しかし、サンプルホールド回路２の出力
か理想であれば減算増幅器４の出力は細い実線１０５と
なるか、実際には太い実線１０６となる。

次に、クロック信号ＣＬ３かＬレベルからＨレベルに変
わった瞬間に、下位Ａ／Ｄ変換か行われる。このときの
サンプルホールド回路２の出力か理想的に細い実線１０
２上の点Ｃ′であれば、このときのＤ／Ａ変換回路３４
の出力りとの減算か行われ、減算増幅器４の出力は細い
実線１０５上の点Ｅ′　となる。しかし、実際にはドル
ープが生じ、サンプルホールド回路２の出力は理想的な
点Ｃ′からＶ’Ｅたけシフトして太い実線１０３上の点
Ｃとなっているので、減算増幅器４の出力もまた点Ｅ′
からＶＥたけシフトして太い実線１０６上の点Ｅとなっ
ており、この値か下位Ａ／Ｄ変換回路５］によりＡ／Ｄ
変換されることになる。

一方、下位Ａ／Ｄ変換回路５１の高電位側基準電圧１〔
］７及び低電位基準電圧１０８は固定されているので、
それらによって決まるアナロク人力とディジタル出力の
関係も固定されている。即ち、各ディジタル出力に対応
した入カレベルか全て固定され、下位Ａ／Ｄ変換回路５
１の入力が理想的な場合に対して正しい出力をするよう
になっている。従って、ドループにより誤差を牛した下
位Ａ／Ｄ変換回路５１の入力に対しては誤差を生し、そ
の結果、Ａ／Ｄコンバータの最終結果も誤差を生しると
いう問題点かあった。

この発明は上記のような問題点を解消するためになされ
たもので、サンプルホールド回路にドループか生じても
誤差のない正しいＡ／Ｄ変換結果を生成てきるＡ／Ｄコ
ンバータを得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るＡ／Ｄコンバータは、第１のサンプルホ
ールド回路をアナロク入力端子に接続し、Ａ／Ｄ変換回
路を前記第１のサンプルホールド回路に接続し、第２の
サンプルホールド回路を前記Ａ／Ｄ変換回路の基準電圧
発生回路と前記Ａ／Ｄ変換回路の高電位側基準電圧印加
端子の間に接続し、第３のサンプルホールド回路を前記
基準電圧発生回路と前記Ａ／Ｄ変換回路の低電位側基準
電圧印加端子の間に接続し、第１〜第３のサンプルホー
ルド回路を同一の特性を有するものとするとともに、第
１〜第３のサンプルホールド回路を同一のクロック信号
発生回路のクロック信号により同時に駆動するようにし
たものである。

〔作用〕

この発明におけるＡ／Ｄ変換回路の基準電圧発生回路と
前記Ａ／Ｄ変換回路の高電位側基準電圧印加端子の間に
接続された第２のサンプルホールド回路及び前記基準電
圧発生回路と前記Ａ／Ｄ変換回路の低電位側基準電圧印
加端子の間に接続された第３のサンプルホールド回路は
、アナログ入力端子に接続された第１のサンプルホール
ド回路と同一の特性を有し且つ第１のサンプルホールド
回路と同時に駆動されるので、それぞれ、前記Ａ／Ｄ変
換回路の高電位側基準電圧及び低電位側基準電圧を、ア
ナログ入力端子に接続された第１のサンプルホールド回
路のドループによる出力の変動量と同一の量たけ変動さ
せる二とかできる。

〔実施例〕

第１図はこの発明の一実施例を示す直並列型Ａ／Ｄコン
バータの構成図である。図において、２１はアナログ入
力端子１に接続された第１のサンプルホールド回路、２
０１は基準電圧発生回路１０と下位Ａ／Ｄ変換回路５１
の高電位側基準電圧印加端子５２の間に接続され、且つ
第１のサンプルホールド回路２１と同一の特性を有する
第２のサンプルホールド回路、２０２は基準電圧発生回
路１０と下位Ａ／Ｄ変換回路５１の低電位側基準電圧印
加端子５３の間に接続され、且つ第１のサンプルホール
ド回路２１と同一の特性を有する第３のサンプルホール
ド回路、ＣＬｌはクロック信号発生回路１１から出力さ
れるクロック信号であり、第１〜第３のサンプルホール
ド回路２１．２０１及び２０２の駆動信号である。その
他の構成は従来例と同様であり、説明を省略する。

次に、上記のように構成されたＡ／ＤコンＩ・−夕の動
作について説明する。第２図は、その動作を示したもの
である。第２図（ａ）において、点線］０１はアナログ
入力信号、細い実線］０２及び太い実線１０３は第１の
サンプルホールド回路２１の理想的な出力及びドループ
の影響による実際の出力、鎖線１０４はＤ／Ａ変換回路
３４の出力である。また、第２図（ｂ）においては、細
い実線］０５及び太い実線１０６は減算増幅器４の理襲
的な出力及びドループの影響による実際の出力、鎖線２
０３は高電位側基準電圧印加端子５２に印加された基準
電圧、鎖線２０４は低電位側基準電圧印加端子５３に印
加された基準電圧である。

一方、第２図（ｃ）　、　（ｄ）及び（ｅ）は、それぞ
れクロック信号ＣＬ１．ＣＬ２及びＣＬ３のタイミング
を示しており、クロック信号ＣＬＩ、ＣＬ２及びＣＬ３
はそれぞれ時間ｔ１、ｔ２及びｔ３のときにＬレベルか
らＨレベルに変わるものとする。

従って、クロック信号ＣＬＩがＬレベルからＨレベルに
変ねる時間ｔ１において、第１のサンプルホールド回路
２１はアナログ入力信号１０１の時間ｔ１における点Ａ
の電圧の保持を開始する。その後は、第１のサンプルホ
ールド回路２１にドルプが無ければ点Ａの電圧は保持さ
れ理想的な出力１０２となるが、実際にはドループの影
響により点Ａの電圧は減少傾向となり出力１０３のよう
になる。

次に、クロック信号ＣＬ２がＬレベルからＨレベルに変
わる時間ｔ２において、第１のサンプルホールド回路２
１の出力は上位Ａ／Ｄ変換回路３により上位Ａ／Ｄ変換
が行われ、その中間出力３１はＤ／Ａ変換回路３４によ
りＤ／Ａ変換された後、減算増幅器４の一方の入力端子
に入力される。

尚、時間ｔ２においては、第１のサンプルホールド回路
２１の出力は第２図（ａ）で示すように理想的な点Ｂ′
から点Ｂヘシフトしている。しかし、上位Ａ／Ｄ変換回
路３以外の回路か理想的な動作をしている限りは、既に
述べたディジタル補正により上位Ａ／Ｄ変換回路３にお
いて生した誤差は相殺されるので、Ｄ／Ａ変換回路３４
の出力は、第１のサンプルホールド回路２１の理想的な
点Ｂ′における出力をＤ／Ａ変換した出力１０４として
扱っても差しつかえない。従って、減算増幅器４により
、第１のサンプルホールド回路２１の出力からＤ／Ａ変
換回路３４の出力１０４か減算されることになる。もし
第１のサンプルホールド回路２１の出力が理想的であれ
ば、減算増幅器４の出力は第２図（ｂ）の細い実線］０
５となるか、実際にはドループの影響を受けて太い実線
１０ｂとなる。

次に、クロック信号ＣＬ３かＬレベルからＨレベルに変
わる時間ｔ３て、減算増幅器４の出力］０６は下位Ａ／
Ｄ変換回路５１によりＡ／Ｄ変換が行われる。このとき
の第１のサンプルホールド回路２１の出力が理想的な点
Ｃ′であれば、時間ｔ３におけるＤ／Ａ変換回路３４の
出力１０４上の点りとの減算か行われ、減算増幅器４の
出力は細い実線１０５上の点Ｅ′　となる。しかし、実
際にはドループか生し、第１のサンプルホールド回路２
１の出力は理想的な出力１０２上の点Ｃ′からＶＥたけ
シフトして出力１０３上の点Ｃとなっているので、減算
増幅器４の出力もまた出力１０５上の点Ｅ′からＶＥた
けシフトして出力１．０６上の点Ｅとなり、この出力値
かＡ／Ｄ変換される。

以上の動作は、従来例と同様である。

一方、基準電圧発生回路１０と下位Ａ／Ｄ変換回路５１
の高電位側基準電圧印加端子５２に接続された第２のサ
ンプルホールド回路２０１及び基準電圧発生回路１０と
下位Ａ／Ｄ変換回路５１の低電位側基準電圧印加端子５
３に接続された第３のサンプルホールド回路２０２は、
アナログ入力端子１に接続された第１のサンプルホール
ド回路２１と共通のクロック信号ＣＬ］により駆動され
ることになるので、アナログ入力の保持の開始と同し時
間ｔ１より基準電圧発生回路１ｏの出力（第２図（ｂ）
における点Ｘ及びＹ）の保持を開始する。また、第２の
サンプルホールド回路２〔］１及び第３のサンプルホー
ルド回路２０２は、第１のサンプルホールド回路２１と
同一の特性を何するように構成されるので、第２のサン
プルホールド回路２０１及び第３のサンプルホールド回
路２０２の出力のドループによる変動量は、第１のサン
プルホールド回路２１の出力のドループによる変動量と
同一となる。従って、下位Ａ／Ｄ変換か行われる時間ｔ
３においては、下位Ａ／Ｄ変換回路５１の高電位側基準
電圧２０３及び低電位側基準電圧２０４は、それぞれ、
減算増幅器４の出力の時間ｔ３におけるシフトｆｉＶＥ
と同し量たけその初期値Ｘ及びＹよりシフトして点Ｗ及
びＺにおける電圧値となる。即ち、下位Ａ／Ｄ変換回路
５１のアナログ入力とディジタル出力の関係、換言すれ
ば、各ディジタル出力に対応したアナログ入力レベルも
全てＶＥたけシフトしたことになる。

その結果、第１のサンプルホールド回路２１て生したド
ループによる誤差を含んた下位Ａ／Ｄ変換回路５１のア
ナログ入力に対して、下位Ａ／Ｄ変換回路５１は前述の
誤差を含まない正しいディジタル量を出力することにな
る。このように、サンプルホールド回路で生じるドルー
プを積極的に利用することにより、ドループにより生じ
た減算増幅器４の出力の誤差は、下位Ａ／Ｄ変換か行わ
れるときに補正され、Ａ／Ｄコンバータの最終結果も正
しいものか得られることになる。

尚、上記実施例では直並列型Ａ／Ｄコンバータについて
本発明を適用したものを示したか、直並列型Ａ／Ｄコン
バータ以外のものについても適用することかできる。例
えば、アナログ入力端子に接続されたサンプルホールド
回路の出力を直接Ａ／Ｄ変換回路に人力してＡ／Ｄ変換
を行う並列型又は縦続型Ａ／Ｄコンバータに対しても本
発明を適用できるものである。

〔発明の効果〕

以上の様にこの発明によれば、アナログ入力端子及びク
ロック信号発生回路に接続された第１のサンプルホール
ド回路と同一の特性を有し、且つＡ／Ｄ変換回路の基準
電圧発生回路と前記クロック信号発生回路に接続された
第２及び第３のサンプルホールド回路それぞれにより、
前記クロック信号発生回路で発生したクロック信号に応
答して前記基準電圧発生回路で発生した比較的高い第１
の基準電圧及び比較的低い第２の基準電圧をサンプルホ
ールドするようにしたので、前記第１のサンプルホール
ド回路のドループによりＡ／Ｄ変換回路のアナログ入力
に誤差か生じてもＡ／Ｄ変換が行われるときに補正され
、正しいＡ／Ｄ変換結果を生成する二とができる結果、
精度の高いＡ／Ｄコンバータか得られる効果かある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるＡ／Ｄコンバータを
示す構成図、第２図はこの発明の一実施例によるＡ／Ｄ
コンバータの動作説明用波形図、第３図は従来のＡ／Ｄ
コンバータを示す構成図、第４図及び第５図は従来のＡ
／Ｄコンバータの動作説明用波形図である。 図において、１はアナログ入力端子、１ｏは基ｆ＄電圧
発生回路、１１はクロック信号発生回路、２１は第１の
サンプルホールド回路、５１はＡ／Ｄ変換回路、５２は
高電位側基準電圧印加端子、５３は低電位側基準電圧印
加端子、２０１は第２のサンプルホールド回路、２０２
は第３のサンプルホールド回路である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）Ａ／Ｄ変換されるべきアナログ信号を入力するア
   ナログ入力端子と、 クロック信号を発生するクロック信号発生回路と、 前記アナログ入力端子及び前記クロック信号発生回路に
   接続され、前記クロック信号に応答して前記アナログ信
   号をサンプルホールドする第１のサンプルホールド回路
   と、 比較的電圧の高い第１及び比較的電圧の低い第２の基準
   電圧を発生する基準電圧発生回路と、前記基準電圧発生
   回路及び前記クロック信号発生回路に接続され、前記第
   １のサンプルホールド回路と同一特性を有し、前記クロ
   ック信号に応答して前記第１の基準電圧をサンプルホー
   ルドする第２のサンプルホールド回路と、 前記基準電圧発生回路及び前記クロック信号発生回路に
   接続され、前記第１のサンプルホールド回路と同一特性
   を有し、前記クロック信号に応答して前記第２の基準電
   圧をサンプルホールドする第３のサンプルホールド回路
   と、 前記第１〜第３のサンプルホールド回路に接続され、前
   記第２及び第３のサンプルホールド回路によりサンプル
   ホールドされた前記第１及び第２の基準電圧を高電位側
   及び低電位側基準電圧印加端子にそれぞれ受け、前記第
   １のサンプルホールド回路にサンプルホールドされた前
   記アナログ信号をＡ／Ｄ変換するＡ／Ｄ変換回路とを備
   えたＡ／Ｄコンバータ。