JPH05291955A - Ａｄ変換ビット伸長回路 - Google Patents
Ａｄ変換ビット伸長回路Info
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- JPH05291955A JPH05291955A JP12118692A JP12118692A JPH05291955A JP H05291955 A JPH05291955 A JP H05291955A JP 12118692 A JP12118692 A JP 12118692A JP 12118692 A JP12118692 A JP 12118692A JP H05291955 A JPH05291955 A JP H05291955A
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Abstract
(57)【要約】 （修正有）
【目的】 映像信号処理装置におけるアナログ処理部又
はビデオカメラ等の撮像装置における撮像部から導出さ
れるアナログ映像信号に対し、ディジタル信号処理を目
的として、ディジタル化することを必要とする機器に係
るＡＤ変換ビット伸長回路を提供する。 【構成】 サンプルホ−ルド回路１、並列のＮケの比較
器で構成される比較回路２、制御回路３、増幅回路４、
Ａ／Ｄ交換器６、デ−タラッチ７、ビットシフト回路
８、シフト制御回路９、アナログ入力端子10、Ｎ種類の
リファレンス信号が入力されるリファレンスレベル入力
端子群11、およびディジタル出力端12よりなる。 【効果】 本発明のＡＤ変換ビット伸長回路では、必要
なビット数よりも少ないビットのＡ／Ｄ変換器を用いる
ことが可能なため、従来に比しコストを削減でき、か
つ、消費電力の面で有利なものとなるという利点を有す
る。
はビデオカメラ等の撮像装置における撮像部から導出さ
れるアナログ映像信号に対し、ディジタル信号処理を目
的として、ディジタル化することを必要とする機器に係
るＡＤ変換ビット伸長回路を提供する。 【構成】 サンプルホ−ルド回路１、並列のＮケの比較
器で構成される比較回路２、制御回路３、増幅回路４、
Ａ／Ｄ交換器６、デ−タラッチ７、ビットシフト回路
８、シフト制御回路９、アナログ入力端子10、Ｎ種類の
リファレンス信号が入力されるリファレンスレベル入力
端子群11、およびディジタル出力端12よりなる。 【効果】 本発明のＡＤ変換ビット伸長回路では、必要
なビット数よりも少ないビットのＡ／Ｄ変換器を用いる
ことが可能なため、従来に比しコストを削減でき、か
つ、消費電力の面で有利なものとなるという利点を有す
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＡＤ変換ビット伸長回
路に関し、特に、映像信号処理装置におけるアナログ処
理部又はビデオカメラ等の撮像装置における撮像部から
導出されるアナログ映像信号に対し、ディジタル信号処
理を目的として、ディジタル化することを必要とする機
器に係るＡＤ変換ビット伸長回路に関する。
路に関し、特に、映像信号処理装置におけるアナログ処
理部又はビデオカメラ等の撮像装置における撮像部から
導出されるアナログ映像信号に対し、ディジタル信号処
理を目的として、ディジタル化することを必要とする機
器に係るＡＤ変換ビット伸長回路に関する。
【０００２】
【従来の技術】映像信号処理回路においては、通常、ア
ナログ映像信号の入力に対して種々の信号処理がなされ
ている。そして、昨今において、この映像信号処理回路
においても、ディジタル処理が採用されるようになって
いる。例えば、アナログ映像信号をＡ／Ｄ変換によりデ
ィジタル化し、信号処理をディジタル回路として実現す
る回路のために、従来、図６に示すようなＡ／Ｄ変換回
路部が使用されている。
ナログ映像信号の入力に対して種々の信号処理がなされ
ている。そして、昨今において、この映像信号処理回路
においても、ディジタル処理が採用されるようになって
いる。例えば、アナログ映像信号をＡ／Ｄ変換によりデ
ィジタル化し、信号処理をディジタル回路として実現す
る回路のために、従来、図６に示すようなＡ／Ｄ変換回
路部が使用されている。
【０００３】即ち、従来のＡ／Ｄ変換回路部は、図６に
示すように、アナログ入力端子２５、ゲイン制御回路２
３、Ａ／Ｄ変換器６、ディジタル処理回路２４、ディジ
タル出力端子２６から構成される。この図６に示す従来
のＡ／Ｄ変換回路部において、例えばアナログ信号処理
部から導出されたアナログ映像信号Ａｖは、アナログ入
力端子２５に供給され、更に、ゲイン制御回路２３を経
てＡ／Ｄ変換器６に供給される。
示すように、アナログ入力端子２５、ゲイン制御回路２
３、Ａ／Ｄ変換器６、ディジタル処理回路２４、ディジ
タル出力端子２６から構成される。この図６に示す従来
のＡ／Ｄ変換回路部において、例えばアナログ信号処理
部から導出されたアナログ映像信号Ａｖは、アナログ入
力端子２５に供給され、更に、ゲイン制御回路２３を経
てＡ／Ｄ変換器６に供給される。
【０００４】そして、このＡ／Ｄ変換器６において、ア
ナログ映像信号ＡｖがＡ／Ｄ変換されてディジタル信号
Ｄ１を形成する。Ａ／Ｄ変換器６からの上記ディジタル
信号ＤＩは、ディジタル処理回路２４において、種々の
処理がなされてディジタル信号Ｄ２とされ、ディジタル
出力端子２６を経て出力される。
ナログ映像信号ＡｖがＡ／Ｄ変換されてディジタル信号
Ｄ１を形成する。Ａ／Ｄ変換器６からの上記ディジタル
信号ＤＩは、ディジタル処理回路２４において、種々の
処理がなされてディジタル信号Ｄ２とされ、ディジタル
出力端子２６を経て出力される。
【０００５】
【発明が解決しようとする課題】従来使用されている映
像信号処理用のＡ／Ｄ変換回路部にあっては、上記した
ように、アナログ映像信号Ａｖがゲイン制御回路２３を
経てＡ／Ｄ変換器６に供給され、ディジタル信号Ｄ１に
変換される（図６参照）。
像信号処理用のＡ／Ｄ変換回路部にあっては、上記した
ように、アナログ映像信号Ａｖがゲイン制御回路２３を
経てＡ／Ｄ変換器６に供給され、ディジタル信号Ｄ１に
変換される（図６参照）。
【０００６】その際のアナログ映像信号Ａｖは、一般に
比較的広いダイナミックレンジを有しており、また、昨
今の映像機器における高画質化の要求の高まりによる高
Ｓ／Ｎの必要性から、アナログ映像信号Ａｖをディジタ
ル信号Ｄ１に変換するＡ／Ｄ変換器６は、アナログ映像
信号Ａｖの比較的広いダイナミックレンジに対処でき、
かつ、高Ｓ／Ｎのディジタル信号処理が実現できるよう
にするため、通常、ディジタル信号Ｄ１を８ビット以上
のビット数のディジタルデ−タとして形成するものが必
要とされる。
比較的広いダイナミックレンジを有しており、また、昨
今の映像機器における高画質化の要求の高まりによる高
Ｓ／Ｎの必要性から、アナログ映像信号Ａｖをディジタ
ル信号Ｄ１に変換するＡ／Ｄ変換器６は、アナログ映像
信号Ａｖの比較的広いダイナミックレンジに対処でき、
かつ、高Ｓ／Ｎのディジタル信号処理が実現できるよう
にするため、通常、ディジタル信号Ｄ１を８ビット以上
のビット数のディジタルデ−タとして形成するものが必
要とされる。
【０００７】即ち、Ａ／Ｄ変換器６は、扱いビット数が
８ビツト以上とするものであるが、このように扱いビッ
ト数が８ビツト以上のＡ／Ｄ変換器は、高価なものとな
り、また、消費電力も大である。したがって、図６に示
すような従来使用されているＡ／Ｄ変換回路部では、コ
ストがかさみ、かつ、消費電力の面で不利なものとなる
という問題点を有している。
８ビツト以上とするものであるが、このように扱いビッ
ト数が８ビツト以上のＡ／Ｄ変換器は、高価なものとな
り、また、消費電力も大である。したがって、図６に示
すような従来使用されているＡ／Ｄ変換回路部では、コ
ストがかさみ、かつ、消費電力の面で不利なものとなる
という問題点を有している。
【０００８】そこで、本発明は、上記問題点を解消する
ＡＤ変換ビット伸長回路を提供することを目的とし、詳
細には、従来のＡ／Ｄ変換回路部に比してコストを削減
でき、かつ、消費電力面で有利なＡＤ変換ビット伸長回
路を提供することを目的とする。
ＡＤ変換ビット伸長回路を提供することを目的とし、詳
細には、従来のＡ／Ｄ変換回路部に比してコストを削減
でき、かつ、消費電力面で有利なＡＤ変換ビット伸長回
路を提供することを目的とする。
【０００９】
【課題を解決するための手段】そして、本発明のＡＤ変
換ビット伸長回路は、サンプルホ−ルド回路、比較回
路、制御回路、増幅回路、Ａ／Ｄ変換器、デ−タラッ
チ、シフト制御回路、ビットシフト回路を含む構成、特
に比較回路、制御回路、増幅回路を含む構成からなるも
のであり、これによって上記目的とするＡＤ変換ビット
伸長回路を提供するものである。
換ビット伸長回路は、サンプルホ−ルド回路、比較回
路、制御回路、増幅回路、Ａ／Ｄ変換器、デ−タラッ
チ、シフト制御回路、ビットシフト回路を含む構成、特
に比較回路、制御回路、増幅回路を含む構成からなるも
のであり、これによって上記目的とするＡＤ変換ビット
伸長回路を提供するものである。
【００１０】即ち、本発明は、(A) 入力アナログ信号を
サンプルホ−ルドするサンプルホ−ルド回路、(B) リフ
ァレンスレベルと入力信号のサンプルホ−ルドレベルを
比較する比較回路、(C) 比較回路の出力に応じて増幅回
路の制御信号を生成する制御回路、(D) 入力を制御信号
に応じて増幅する増幅回路、(E) Ａ／Ｄ変換器、(F) デ
−タラッチ、(G) 比較回路の出力に応じてシフト量を生
成するシフト制御回路、(H) 入力ディジタル信号をビッ
トシフトするビットシフト回路、(I) アナログ入力端
子、(J) リファレンスレベル入力端子群、(K) ディジタ
ル出力端子、より構成され、(a) アナログ映像信号は、
アナログ入力端子を介してサンプルホ−ルド回路に供給
され、(b) サンプルホ−ルド回路の出力とリファレンス
レベル入力端子群に入力されるリファレンス信号群は、
比較回路に供給され、(c) 比較回路の出力は、制御回路
に供給され、(d) 制御回路の出力と前記サンプルホ−ル
ド回路の出力とは、増幅回路に供給され、(e) 増幅回路
の出力は、Ａ／Ｄ変換器に供給され、(f) Ａ／Ｄ変換器
の出力は、デ−タラッチに供給され、(g) 前記比較回路
の出力は、シフト制御回路に供給され、(h) シフト制御
回路の出力と前記デ−タラッチの出力は、ビットシフト
回路に供給され、(i) ビットシフト回路の出力は、ディ
ジタル出力端子に供給される、ことを特徴とするＡＤ変
換ビット伸長回路、を要旨とするものである。
サンプルホ−ルドするサンプルホ−ルド回路、(B) リフ
ァレンスレベルと入力信号のサンプルホ−ルドレベルを
比較する比較回路、(C) 比較回路の出力に応じて増幅回
路の制御信号を生成する制御回路、(D) 入力を制御信号
に応じて増幅する増幅回路、(E) Ａ／Ｄ変換器、(F) デ
−タラッチ、(G) 比較回路の出力に応じてシフト量を生
成するシフト制御回路、(H) 入力ディジタル信号をビッ
トシフトするビットシフト回路、(I) アナログ入力端
子、(J) リファレンスレベル入力端子群、(K) ディジタ
ル出力端子、より構成され、(a) アナログ映像信号は、
アナログ入力端子を介してサンプルホ−ルド回路に供給
され、(b) サンプルホ−ルド回路の出力とリファレンス
レベル入力端子群に入力されるリファレンス信号群は、
比較回路に供給され、(c) 比較回路の出力は、制御回路
に供給され、(d) 制御回路の出力と前記サンプルホ−ル
ド回路の出力とは、増幅回路に供給され、(e) 増幅回路
の出力は、Ａ／Ｄ変換器に供給され、(f) Ａ／Ｄ変換器
の出力は、デ−タラッチに供給され、(g) 前記比較回路
の出力は、シフト制御回路に供給され、(h) シフト制御
回路の出力と前記デ−タラッチの出力は、ビットシフト
回路に供給され、(i) ビットシフト回路の出力は、ディ
ジタル出力端子に供給される、ことを特徴とするＡＤ変
換ビット伸長回路、を要旨とするものである。
【００１１】
【実施例】以下、本発明の第１の実施例及び第２の実施
例を挙げ、本発明のＡＤ変換ビット伸長回路をより詳細
に説明する。
例を挙げ、本発明のＡＤ変換ビット伸長回路をより詳細
に説明する。
【００１２】（実施例１）本発明の第１の実施例（実施
例１）を図１〜図４を参照して説明する。図１は、本発
明の実施例１を説明するためのＡＤ変換ビット伸長回路
構成図であり、図２は、この実施例１における比較回路
の構成図である。また、図３及び図４は、実施例１の動
作を説明するための図であって、アナログ映像信号Ｓｖ
及び増幅回路の出力Ｓxの波形をそれぞれ示す図であ
る。
例１）を図１〜図４を参照して説明する。図１は、本発
明の実施例１を説明するためのＡＤ変換ビット伸長回路
構成図であり、図２は、この実施例１における比較回路
の構成図である。また、図３及び図４は、実施例１の動
作を説明するための図であって、アナログ映像信号Ｓｖ
及び増幅回路の出力Ｓxの波形をそれぞれ示す図であ
る。
【００１３】本実施例１は、図１に示すように、サンプ
ルホ−ルド回路１、比較回路２、制御回路３、増幅回路
４、Ａ／Ｄ交換器６、デ−タラッチ７、ビットシフト回
路８、シフト制御回路９、アナログ入力端子１０、リフ
ァレンスレベル入力端子群１１、ディジタル出力端子１
２より構成されている。また、本実施例１における上記
比較回路２は、図２に示すように、比較回路入力端子１
４、Ｎ個の比較器１３（Ｎは自然数）、リファレンスレ
ベル入力端子群１１、比較回路出力端子群１５より構成
されている。
ルホ−ルド回路１、比較回路２、制御回路３、増幅回路
４、Ａ／Ｄ交換器６、デ−タラッチ７、ビットシフト回
路８、シフト制御回路９、アナログ入力端子１０、リフ
ァレンスレベル入力端子群１１、ディジタル出力端子１
２より構成されている。また、本実施例１における上記
比較回路２は、図２に示すように、比較回路入力端子１
４、Ｎ個の比較器１３（Ｎは自然数）、リファレンスレ
ベル入力端子群１１、比較回路出力端子群１５より構成
されている。
【００１４】そして、本実施例１においては、図１に示
すように、アナログ入力端子１０に入力されたアナログ
映像信号Ｓｖは、サンプルホ−ルド回路１に供給され、
クロックＦＳでサンプルアンドホ−ルドされる。サンプ
ルホ−ルド回路１の出力Ｓｖｓは、増幅回路４と比較回
路２に供給される。
すように、アナログ入力端子１０に入力されたアナログ
映像信号Ｓｖは、サンプルホ−ルド回路１に供給され、
クロックＦＳでサンプルアンドホ−ルドされる。サンプ
ルホ−ルド回路１の出力Ｓｖｓは、増幅回路４と比較回
路２に供給される。
【００１５】上記比較回路２においては、図２に示すよ
うに、この比較回路２のリファレンスレベル入力端子群
１１に設定されたＮ種類のリファレンス信号ＲＥＦ１、
ＲＥＦ２、……ＲＥＦＮは、それぞれＮ個の比較器１３
の一方の入力端子に供給される。そして、前記サンプル
ホ−ルド回路１の出力Ｓｖｓは、図２に示すように、比
較回路２の比較回路入力端子１４を経てＮ個の比較器１
３の他方の入力端子に供給され、上記Ｎ種類のリファレ
ンス信号ＲＥＦ１、ＲＥＦ２、……ＲＥＦＮのそれぞれ
と比較される。比較器１３の出力は、比較回路出力端子
群１５を経て出力される。
うに、この比較回路２のリファレンスレベル入力端子群
１１に設定されたＮ種類のリファレンス信号ＲＥＦ１、
ＲＥＦ２、……ＲＥＦＮは、それぞれＮ個の比較器１３
の一方の入力端子に供給される。そして、前記サンプル
ホ−ルド回路１の出力Ｓｖｓは、図２に示すように、比
較回路２の比較回路入力端子１４を経てＮ個の比較器１
３の他方の入力端子に供給され、上記Ｎ種類のリファレ
ンス信号ＲＥＦ１、ＲＥＦ２、……ＲＥＦＮのそれぞれ
と比較される。比較器１３の出力は、比較回路出力端子
群１５を経て出力される。
【００１６】比較回路２の出力ＳＥＬは、制御回路３に
供給され（図１参照）、例えば前記リファレンスレベル
入力端子群１１に入力されたＮ種類のリファレンス信号
ＲＥＦ１からＲＥＦＮが ＲＥＦ１＜ＲＥＦ２＜……＜ＲＥＦＮ の関係にある時、制御回路３は、比較回路２の出力ＳＥ
Ｌに応じた制御信号Ｇａを発生する。
供給され（図１参照）、例えば前記リファレンスレベル
入力端子群１１に入力されたＮ種類のリファレンス信号
ＲＥＦ１からＲＥＦＮが ＲＥＦ１＜ＲＥＦ２＜……＜ＲＥＦＮ の関係にある時、制御回路３は、比較回路２の出力ＳＥ
Ｌに応じた制御信号Ｇａを発生する。
【００１７】ここで制御回路３の出力Ｇａは、前記サン
プルホ−ルド回路１の出力Ｓｖｓと前記リファレンス信
号ＲＥＦ１、ＲＥＦ２、……ＲＥＦＮを比較回路２によ
り比較した結果が Ｓｖｓ≦ＲＥＦ１の時、制御信号Ｇａ＝Ｇａ ０ ＲＥＦ１＜Ｓｖｓ≦ＲＥＦ２の時、制御信号Ｇａ＝Ｇａ １ ・ ・ ・ ・ ・ ・ ＲＥＦＮ＜Ｓｖｓの時、制御信号Ｇａ＝Ｇａ Ｎ となる信号である。
プルホ−ルド回路１の出力Ｓｖｓと前記リファレンス信
号ＲＥＦ１、ＲＥＦ２、……ＲＥＦＮを比較回路２によ
り比較した結果が Ｓｖｓ≦ＲＥＦ１の時、制御信号Ｇａ＝Ｇａ ０ ＲＥＦ１＜Ｓｖｓ≦ＲＥＦ２の時、制御信号Ｇａ＝Ｇａ １ ・ ・ ・ ・ ・ ・ ＲＥＦＮ＜Ｓｖｓの時、制御信号Ｇａ＝Ｇａ Ｎ となる信号である。
【００１８】制御回路３の出力Ｇａと前記サンプルホ−
ルド回路１の出力Ｓｖｓは、増幅回路４に供給され、制
御回路３の出力Ｇａが に増幅される。
ルド回路１の出力Ｓｖｓは、増幅回路４に供給され、制
御回路３の出力Ｇａが に増幅される。
【００１９】例えば、リファレンスレベル入力端子群１
１にリファレンス信号ＲＥＦ１とＲＥＦ２が設定された
とき（Ｎ＝２）、図５に示すように、アナログ映像信号
Ｓｖは時間とともに直線的に変化する。このように時間
と共に直線的に変化するアナログ映像信号Ｓｖに対し、
このアナログ映像信号Ｓｖが前記リファレンス信号ＲＥ
Ｆ１以下であるｔ0からｔ1の期間では、増幅回路４は、
サンプルホ−ルド回路１の出力Ｓｖｓの２2倍の信号Ｓ
４を出力し、同様にし て、ＳｖがＲＥＦ１＜Ｓｖ≦Ｒ
ＥＦ２であるｔ1からｔ2の期間では、２倍信号Ｓ２を出
力し、ＳｖがＲＥＦ２よりも大きいｔ2以後の期間で
は、１倍信号Ｓ１を出力する（図６参照）。なお、図６
は、上述の例に関する増幅回路の出力Ｓxの波形を示す
図である。
１にリファレンス信号ＲＥＦ１とＲＥＦ２が設定された
とき（Ｎ＝２）、図５に示すように、アナログ映像信号
Ｓｖは時間とともに直線的に変化する。このように時間
と共に直線的に変化するアナログ映像信号Ｓｖに対し、
このアナログ映像信号Ｓｖが前記リファレンス信号ＲＥ
Ｆ１以下であるｔ0からｔ1の期間では、増幅回路４は、
サンプルホ−ルド回路１の出力Ｓｖｓの２2倍の信号Ｓ
４を出力し、同様にし て、ＳｖがＲＥＦ１＜Ｓｖ≦Ｒ
ＥＦ２であるｔ1からｔ2の期間では、２倍信号Ｓ２を出
力し、ＳｖがＲＥＦ２よりも大きいｔ2以後の期間で
は、１倍信号Ｓ１を出力する（図６参照）。なお、図６
は、上述の例に関する増幅回路の出力Ｓxの波形を示す
図である。
【００２０】本実施例１においては、図１に示すよう
に、増幅回路４の出力Ｓxは、Ａ／Ｄ交換器６において
クロックＦＳでＡ／Ｄ交換され、Ｍビット（Ｍは２以上
の自然数）のディジタル信号が形成され、デ−タラッチ
７に供給される。デ−タラッチ７は、増幅回路４の出力
Ｓxのディジタル変換信号ＤＸをラツチし、ビツトシフ
ト回路８に供給する。
に、増幅回路４の出力Ｓxは、Ａ／Ｄ交換器６において
クロックＦＳでＡ／Ｄ交換され、Ｍビット（Ｍは２以上
の自然数）のディジタル信号が形成され、デ−タラッチ
７に供給される。デ−タラッチ７は、増幅回路４の出力
Ｓxのディジタル変換信号ＤＸをラツチし、ビツトシフ
ト回路８に供給する。
【００２１】一方、前記比較回路２の出力ＳＥＬは、図
１に示すように、シフト制御回路９に供給される。シフ
ト制御回路９は、比較回路２の出力ＳＥＬ即ちリファレ
ンスレベル（ＲＥＦ１、ＲＥＦ２、……ＲＥＦＮ）とサ
ンプルホ−ルド出力Ｓｖｓの関係に対応するビットシフ
ト数をビットシフト回路８に出力する。
１に示すように、シフト制御回路９に供給される。シフ
ト制御回路９は、比較回路２の出力ＳＥＬ即ちリファレ
ンスレベル（ＲＥＦ１、ＲＥＦ２、……ＲＥＦＮ）とサ
ンプルホ−ルド出力Ｓｖｓの関係に対応するビットシフ
ト数をビットシフト回路８に出力する。
【００２２】このビットシフト数は、増幅回路４の増幅
率に対応した倍率であり、ＳｖｓとＲＥＦ１〜ＲＥＦ
Ｎ、増幅回路４の倍率、ビットシフト数の関係は、 Ｓｖｓ≦ＲＥＦ１の時、倍率＝２N倍、 ビットシフト数０ ＲＥＦ１＜Ｓｖｓ≦ＲＥＦ２の時、倍率＝２N-1倍、 ビットシフト数１ ・ ・ ・ ・ ・ ・ ・ ・ ・ ＲＥＦＮ＜Ｓｖｓの時、倍率＝２0倍＝１倍、ビットシフト数Ｎ となる。
率に対応した倍率であり、ＳｖｓとＲＥＦ１〜ＲＥＦ
Ｎ、増幅回路４の倍率、ビットシフト数の関係は、 Ｓｖｓ≦ＲＥＦ１の時、倍率＝２N倍、 ビットシフト数０ ＲＥＦ１＜Ｓｖｓ≦ＲＥＦ２の時、倍率＝２N-1倍、 ビットシフト数１ ・ ・ ・ ・ ・ ・ ・ ・ ・ ＲＥＦＮ＜Ｓｖｓの時、倍率＝２0倍＝１倍、ビットシフト数Ｎ となる。
【００２３】例えば図３、図４において、デ−タラツチ
７の出力ＤＸがリファレンス信号ＲＥＦ１以下であるｔ
0からｔ1の期間は、シフト数０とし、同様に、ＲＥＦ１
＜Ｄ１≦ＲＥＦ２であるｔ1からｔ2の期間はシフト数
１、ＲＥＦ２＜Ｄ１であるｔ2以後の期間はシフト数２
とする。
７の出力ＤＸがリファレンス信号ＲＥＦ１以下であるｔ
0からｔ1の期間は、シフト数０とし、同様に、ＲＥＦ１
＜Ｄ１≦ＲＥＦ２であるｔ1からｔ2の期間はシフト数
１、ＲＥＦ２＜Ｄ１であるｔ2以後の期間はシフト数２
とする。
【００２４】ビットシフト回路８には、デ−タラツチ７
の出力ＤＸとシフト制御回路９の出力が供給され、シフ
ト制御回路９の出力に応じて、デ−タラツチ７の出力Ｄ
Ｘを上位方向にビットシフトし、ディジタル出力端子１
２に出力する。
の出力ＤＸとシフト制御回路９の出力が供給され、シフ
ト制御回路９の出力に応じて、デ−タラツチ７の出力Ｄ
Ｘを上位方向にビットシフトし、ディジタル出力端子１
２に出力する。
【００２５】本実施例１は、比較回路２と制御回路３と
増幅回路４によって、小レベル信号をそのレベルが低い
ほど高利得で増幅し、Ａ／Ｄ変換後、前記利得に応じて
ビットシフトして、ディジタル信号のビット数を拡張す
る。従って、本実施例１では、ＭビットのＡ／Ｄ変換器
によって簡易的なＭ＋Ｎビットのディジタル信号を得る
ことができる。
増幅回路４によって、小レベル信号をそのレベルが低い
ほど高利得で増幅し、Ａ／Ｄ変換後、前記利得に応じて
ビットシフトして、ディジタル信号のビット数を拡張す
る。従って、本実施例１では、ＭビットのＡ／Ｄ変換器
によって簡易的なＭ＋Ｎビットのディジタル信号を得る
ことができる。
【００２６】即ち、本実施例１により、少ないビット数
のＡ／Ｄ変換器を用いて、比較的広いダイナミックレン
ジの映像入力信号にも対応でき、かつ、簡易的なビット
拡張により高Ｓ／Ｎのディジタル信号が得られる。本実
施例１では、ビットシフト回路８において、高レベルの
信号ほど大きなビットシフトを行なうが、映像信号にお
いて一般に高レベルの信号については、「低レベルの信
号ほどのＳ／Ｎは必要ない」とされるため、ビットシフ
トによる丸め誤差は問題とならない。
のＡ／Ｄ変換器を用いて、比較的広いダイナミックレン
ジの映像入力信号にも対応でき、かつ、簡易的なビット
拡張により高Ｓ／Ｎのディジタル信号が得られる。本実
施例１では、ビットシフト回路８において、高レベルの
信号ほど大きなビットシフトを行なうが、映像信号にお
いて一般に高レベルの信号については、「低レベルの信
号ほどのＳ／Ｎは必要ない」とされるため、ビットシフ
トによる丸め誤差は問題とならない。
【００２７】（実施例２）次に、本発明の第２の実施例
を図５を参照して説明する。図５は、本発明の第２の実
施例を説明するためのＡＤ変換ビット伸長回路構成図で
ある。
を図５を参照して説明する。図５は、本発明の第２の実
施例を説明するためのＡＤ変換ビット伸長回路構成図で
ある。
【００２８】本実施例２のＡＤ変換ビット伸長回路は、
図５に示すように、γ−ＫＮＥＥ補正回路２２を有する
構成からなる。これ以外は、前記実施例１と同一の構成
であり、重複するので、その説明を省略する。また、本
実施例２において、ビットシフト回路８の出力ＤＶは、
γ−ＫＮＥＥ補正回路２２に供給され、このγ−ＫＮＥ
Ｅ補正回路２２の出力は、ディジタル出力端子１２を経
て出力される。なお、上記以外の接続は、すべて前記実
施例１と同一であるので、その説明を省略する。
図５に示すように、γ−ＫＮＥＥ補正回路２２を有する
構成からなる。これ以外は、前記実施例１と同一の構成
であり、重複するので、その説明を省略する。また、本
実施例２において、ビットシフト回路８の出力ＤＶは、
γ−ＫＮＥＥ補正回路２２に供給され、このγ−ＫＮＥ
Ｅ補正回路２２の出力は、ディジタル出力端子１２を経
て出力される。なお、上記以外の接続は、すべて前記実
施例１と同一であるので、その説明を省略する。
【００２９】更に、本実施例２において、γ−ＫＮＥＥ
補正回路２２以外の構成要素は、すべて前記実施例１と
同一に動作する。前記実施例１と同様にして出力される
ビットシフト回路８の出力ＤＶは、γ−ＫＮＥＥ補正回
路２２において、ディジタル信号に対する所定のガンマ
入出力特性、ＫＮＥＥ入出力特性のもとになされる非線
形レベル補正が行なわれ、その出力は、ディジタル出力
端子１２に供給される。
補正回路２２以外の構成要素は、すべて前記実施例１と
同一に動作する。前記実施例１と同様にして出力される
ビットシフト回路８の出力ＤＶは、γ−ＫＮＥＥ補正回
路２２において、ディジタル信号に対する所定のガンマ
入出力特性、ＫＮＥＥ入出力特性のもとになされる非線
形レベル補正が行なわれ、その出力は、ディジタル出力
端子１２に供給される。
【００３０】本実施例２は、ＣＣＤカメラの信号処理に
好適に適用することができ、本実施例２のようにディジ
タル信号がγ−ＫＮＥＥ補正の対象とされるとき、アナ
ログ入力信号Ｓｖの比較的広いダイナミックレンジに対
処でき、かつ、効果的なγ−ＫＮＥＥ補正が行なわれる
ためには、通常、ディジタル信号ＤＸは、１０ビット以
上必要とされる。しかし、１０ビット以上のＡ／Ｄ変換
器は、極めて高価で消費電力も大であるため、特にバッ
テリ−により電源供給する携帯用のＶＴＲカメラ、スチ
ルカメラには不都合となる。そこで、本実施例２を用い
ることにより、少ないビット数のＡ／Ｄ変換器で比較的
広いダイナミックレンジのアナログ信号に対処し、か
つ、適性なγ−ＫＮＥＥ補正が可能となる。
好適に適用することができ、本実施例２のようにディジ
タル信号がγ−ＫＮＥＥ補正の対象とされるとき、アナ
ログ入力信号Ｓｖの比較的広いダイナミックレンジに対
処でき、かつ、効果的なγ−ＫＮＥＥ補正が行なわれる
ためには、通常、ディジタル信号ＤＸは、１０ビット以
上必要とされる。しかし、１０ビット以上のＡ／Ｄ変換
器は、極めて高価で消費電力も大であるため、特にバッ
テリ−により電源供給する携帯用のＶＴＲカメラ、スチ
ルカメラには不都合となる。そこで、本実施例２を用い
ることにより、少ないビット数のＡ／Ｄ変換器で比較的
広いダイナミックレンジのアナログ信号に対処し、か
つ、適性なγ−ＫＮＥＥ補正が可能となる。
【００３１】
【発明の効果】本発明は、比較回路と制御回路と増幅回
路によって、小レベル信号をそのレベルが低いほど高利
得で増幅し、Ａ／Ｄ変換後、前記利得に応じてビットシ
フトして、ディジタル信号のビツト数を拡張する。従っ
て、本発明では、ＭビットのＡ／Ｄ変換器によって簡易
的なＭ＋Ｎビットのディジタル信号を得ることができ
る。
路によって、小レベル信号をそのレベルが低いほど高利
得で増幅し、Ａ／Ｄ変換後、前記利得に応じてビットシ
フトして、ディジタル信号のビツト数を拡張する。従っ
て、本発明では、ＭビットのＡ／Ｄ変換器によって簡易
的なＭ＋Ｎビットのディジタル信号を得ることができ
る。
【００３２】即ち、本発明により、少ないビツト数のＡ
／Ｄ変換器を用いて、比較的広いダイナミックレンジの
映像入力信号にも対応でき、かつ、簡易的なビット拡張
により高Ｓ／Ｎのディジタル信号が得られる。
／Ｄ変換器を用いて、比較的広いダイナミックレンジの
映像入力信号にも対応でき、かつ、簡易的なビット拡張
により高Ｓ／Ｎのディジタル信号が得られる。
【００３３】本発明では、ビットシフト回路において、
高レベルの信号ほど大きなビツトシフトを行なうが、映
像信号において、一般に高レベルの信号については、
「低レベルの信号ほどのＳ／Ｎは必要ない」とされるた
め、ビツトシフトによる丸め誤差は問題とならない。上
記のように、本発明のＡＤ変換ビット伸長回路では、必
要なビット数よりも少ないビットのＡ／Ｄ変換器を用い
ることが可能であるため、従来に比しコストを削減で
き、かつ、消費電力の面で有利なものとなるという効果
を有する。
高レベルの信号ほど大きなビツトシフトを行なうが、映
像信号において、一般に高レベルの信号については、
「低レベルの信号ほどのＳ／Ｎは必要ない」とされるた
め、ビツトシフトによる丸め誤差は問題とならない。上
記のように、本発明のＡＤ変換ビット伸長回路では、必
要なビット数よりも少ないビットのＡ／Ｄ変換器を用い
ることが可能であるため、従来に比しコストを削減で
き、かつ、消費電力の面で有利なものとなるという効果
を有する。
【図１】本発明の実施例１を説明するためのＡＤ変換ビ
ット伸長回路構成図
ット伸長回路構成図
【図２】本発明の実施例１における比較回路の構成図
【図３】実施例１の動作を説明する図であって、アナロ
グ映像信号Ｓｖを示す図
グ映像信号Ｓｖを示す図
【図４】実施例１の動作を説明する図であって、増幅回
路の出力Ｓxの波形を示す図
路の出力Ｓxの波形を示す図
【図５】本発明の実施例２を説明するためのＡＤ変換ビ
ット伸長回路構成図
ット伸長回路構成図
【図６】従来のＡ／Ｄ変換回路部の構成図
１ サンプルホ−ルド回路 ２ 比較回路 ３ 制御回路 ４ 増幅回路 ６ Ａ／Ｄ変換器 ７ デ−タラツチ ８ ビットシフト回路 ９ シフト制御回路 １０ アナログ入力端子 １１ リファレンスレベル入力端子群 １２ ディジタル出力端子 １３ 比較器 １４ 比較回路入力端子 １５ 比較回路出力端子群 ２２ γ−ＫＮＥＥ補正回路 ２３ ゲイン制御回路 ２４ ディジタル処理回路 ２５ アナログ入力端子 ２６ ディジタル出力端子
Claims (2)
- 【請求項１】 入力アナログ信号をサンプルホ−ルドす
るサンプルホ−ルド回路、リファレンスレベルと入力信
号のサンプルホ−ルドレベルを比較する比較回路、比較
回路の出力に応じて増幅回路の制御信号を生成する制御
回路、入力を制御信号に応じて増幅する増幅回路、Ａ／
Ｄ変換器、デ−タラッチ、比較回路の出力に応じてシフ
ト量を生成するシフト制御回路、入力ディジタル信号を
ビットシフトするビットシフト回路、アナログ入力端
子、リファレンスレベル入力端子群、ディジタル出力端
子より構成され、アナログ映像信号は、アナログ入力端
子を介してサンプルホ−ルド回路に供給され、サンプル
ホ−ルド回路の出力とリファレンスレベル入力端子群に
入力されるリファレンス信号群は、比較回路に供給さ
れ、比較回路の出力は、制御回路に供給され、制御回路
の出力と前記サンプルホ−ルド回路の出力は、増幅回路
に供給され、増幅回路の出力は、Ａ／Ｄ変換器に供給さ
れ、Ａ／Ｄ変換器の出力は、デ−タラッチに供給され、
前記比較回路の出力は、シフト制御回路に供給され、シ
フト制御回路の出力と前記デ−タラッチの出力は、ビッ
トシフト回路に供給され、ビットシフト回路の出力は、
ディジタル出力端子に供給されることを特徴とするＡＤ
変換ビット伸長回路。 - 【請求項２】 請求項１記載の比較回路は、比較回路入
力端子、Ｎ個の比較器（Ｎは自然数）、リファレンスレ
ベル入力端子群、比較回路出力端子群より構成され、サ
ンプルホ−ルド回路の出力は、比較回路入力端子を介し
てＮ個の比較器の一方の入力に供給され、前記リファレ
ンスレベル入力端子群を介して入力されたリファレンス
信号群の各信号は、それぞれＮ個の比較器の残りの入力
端子に供給され、Ｎ個の比較器の出力は、比較回路出力
端子群に供給され、比較回路出力端子群は、制御回路と
シフト制御回路に供給されることを特徴とする請求項１
に記載のＡＤ変換ビット伸長回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12118692A JPH05291955A (ja) | 1992-04-15 | 1992-04-15 | Ａｄ変換ビット伸長回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12118692A JPH05291955A (ja) | 1992-04-15 | 1992-04-15 | Ａｄ変換ビット伸長回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291955A true JPH05291955A (ja) | 1993-11-05 |
Family
ID=14804990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12118692A Pending JPH05291955A (ja) | 1992-04-15 | 1992-04-15 | Ａｄ変換ビット伸長回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291955A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002012845A1 (en) * | 2000-08-03 | 2002-02-14 | Hamamatsu Photonics K.K. | Optical sensor |
| JP2004015701A (ja) * | 2002-06-11 | 2004-01-15 | Sony Corp | 固体撮像装置及びその制御方法 |
| KR100620986B1 (ko) * | 1999-07-21 | 2006-09-07 | 엘지전자 주식회사 | 에이디 컨버터의 비트 확장 회로 |
| JP2009296496A (ja) * | 2008-06-09 | 2009-12-17 | Fujitsu Telecom Networks Ltd | コンバータ |
-
1992
- 1992-04-15 JP JP12118692A patent/JPH05291955A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100620986B1 (ko) * | 1999-07-21 | 2006-09-07 | 엘지전자 주식회사 | 에이디 컨버터의 비트 확장 회로 |
| US7969491B2 (en) | 2000-08-03 | 2011-06-28 | Hamamatsu Photonics K.K. | Light detection apparatus |
| US7286172B2 (en) | 2000-08-03 | 2007-10-23 | Hamamatsu Photonics K.K. | Optical sensor |
| WO2002012845A1 (en) * | 2000-08-03 | 2002-02-14 | Hamamatsu Photonics K.K. | Optical sensor |
| JP5197907B2 (ja) * | 2000-08-03 | 2013-05-15 | 浜松ホトニクス株式会社 | 光検出装置 |
| JP2004015701A (ja) * | 2002-06-11 | 2004-01-15 | Sony Corp | 固体撮像装置及びその制御方法 |
| US7573518B2 (en) | 2002-06-11 | 2009-08-11 | Sony Corporation | Solid-state image pickup device and control method thereof |
| US8125551B2 (en) | 2002-06-11 | 2012-02-28 | Sony Corporation | Solid-state image pickup device and control method thereof |
| US8514311B2 (en) | 2002-06-11 | 2013-08-20 | Sony Corporation | Solid-state image pickup device and control method thereof |
| US9154714B2 (en) | 2002-06-11 | 2015-10-06 | Sony Corporation | Solid-state image pickup device and control method thereof |
| US9648258B2 (en) | 2002-06-11 | 2017-05-09 | Sony Corporation | Solid-state image pickup device and control method thereof |
| US10986296B2 (en) | 2002-06-11 | 2021-04-20 | Sony Corporation | Solid-state image pickup device and control method thereof |
| JP2009296496A (ja) * | 2008-06-09 | 2009-12-17 | Fujitsu Telecom Networks Ltd | コンバータ |
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