JPH0481863B2 - - Google Patents
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- JPH0481863B2 JPH0481863B2 JP59064720A JP6472084A JPH0481863B2 JP H0481863 B2 JPH0481863 B2 JP H0481863B2 JP 59064720 A JP59064720 A JP 59064720A JP 6472084 A JP6472084 A JP 6472084A JP H0481863 B2 JPH0481863 B2 JP H0481863B2
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- JP
- Japan
- Prior art keywords
- pellets
- hybrid
- power semiconductor
- silicon substrate
- power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Die Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
イ 産業上の利用分野
この発明は１枚の基板上に複数の半導体ペレツ
トを組み込み配線したハイブリツドICに利用さ
れる。
トを組み込み配線したハイブリツドICに利用さ
れる。
ロ 従来技術
一般にモノリシツクICは１個のモノリシツク
ICペレツトを有し、このICペレツトはシグナル
用、スイツチング用、パワー用などとその用途専
門別で用いてるため、自ずと１個のICの機能は
そのICペレツトの単一機能に限定される。従つ
てICで多機能の回路を構成しようとすれば、多
種のICペレツトを組み合わせ使用する必要があ
り、そこで１枚の基板上に多種のICペレツトや
他の電子部品を搭載して配線したハイブリツド
ICが多機能半導体装置として用いられることに
なる。
ICペレツトを有し、このICペレツトはシグナル
用、スイツチング用、パワー用などとその用途専
門別で用いてるため、自ずと１個のICの機能は
そのICペレツトの単一機能に限定される。従つ
てICで多機能の回路を構成しようとすれば、多
種のICペレツトを組み合わせ使用する必要があ
り、そこで１枚の基板上に多種のICペレツトや
他の電子部品を搭載して配線したハイブリツド
ICが多機能半導体装置として用いられることに
なる。
上記ハイブリツドICの基板はリードフレーム
のランド部（ベースリボン）が金属基板であるこ
とが、通常であり、この金属基板（以下ランド部
と称する）上に多種のICペレツト等を搭載して
ランド部の近傍から延びる複数のリードと配線し
ているが、この構造ではハイブリツドICの用途
変更に応じランド部上のICペレツトの配置が変
わる。従つてその度にリードフレームの設計変更
が必要となり、リードフレームの標準化が困難、
つまり１種のリードフレームを多種のハイブリツ
ドIC用に利用するのが困難であつた。またラン
ド部上のICペレツトとリードをボンデイングワ
イヤで電気的接続しているが、ランド部上のIC
ペレツトの位置によつては、ボンデイングワイヤ
が長過ぎたり短か過ぎたりすることがあつて、ワ
イヤ同士が接触する等のトラブルが発生すること
があり、信頼性が悪かつた。
のランド部（ベースリボン）が金属基板であるこ
とが、通常であり、この金属基板（以下ランド部
と称する）上に多種のICペレツト等を搭載して
ランド部の近傍から延びる複数のリードと配線し
ているが、この構造ではハイブリツドICの用途
変更に応じランド部上のICペレツトの配置が変
わる。従つてその度にリードフレームの設計変更
が必要となり、リードフレームの標準化が困難、
つまり１種のリードフレームを多種のハイブリツ
ドIC用に利用するのが困難であつた。またラン
ド部上のICペレツトとリードをボンデイングワ
イヤで電気的接続しているが、ランド部上のIC
ペレツトの位置によつては、ボンデイングワイヤ
が長過ぎたり短か過ぎたりすることがあつて、ワ
イヤ同士が接触する等のトラブルが発生すること
があり、信頼性が悪かつた。
また１つのランド部上に搭載されたICペレツ
トはその動作時の発熱量が大きいパワー系ペレツ
トと発熱量の小さいシグナル用等の非パワー系ペ
レツトがあるが、パワー系ペレツトの発熱がラン
ド部を伝つて非パワー系ペレツトに直接に伝わり
非パワー系ペレツトに悪影響を与えることがあ
る。そのため上述のハイブリツドICは高純度
（高安定度）及び温度係数が特に問題となる回路、
例えば高周波回路、発振回路、精密電源回路など
には不適であつた。
トはその動作時の発熱量が大きいパワー系ペレツ
トと発熱量の小さいシグナル用等の非パワー系ペ
レツトがあるが、パワー系ペレツトの発熱がラン
ド部を伝つて非パワー系ペレツトに直接に伝わり
非パワー系ペレツトに悪影響を与えることがあ
る。そのため上述のハイブリツドICは高純度
（高安定度）及び温度係数が特に問題となる回路、
例えば高周波回路、発振回路、精密電源回路など
には不適であつた。
尚、この問題はハイブリツドIC自体に温度補
償回路を組み込めば解決されると考えられるが、
実際問題として温度補償には数百ＫΩ程度の高抵
抗、約一万pF程度の高容量コンデンサなどが必
要で、このような高抵抗、高容量の抵抗やコンデ
ンサはモノリシツクICでは形成が不可能である。
また温度補償用抵抗やコンデンサに単品のチツプ
部品や厚膜品を使用することが考えられている
が、チツプ部品や厚膜品は精度の点と温度係数の
点で問題があり、高周波回路や発振回路では難が
あつた。そこで現状は、ハイブリツドICの外に、
専用の温度補償回路部品を用意して、これをハイ
ブリツドICの実装基板にハイブリツドICと電気
的配線して組付けている。しかし、これではハイ
ブリツドIC自体の信頼性を落とし、また１つの
発振回路等の回路の部品点数が多くなつて組立工
数が多く、回路全体が大形化して高コストとなる
問題があつた。
償回路を組み込めば解決されると考えられるが、
実際問題として温度補償には数百ＫΩ程度の高抵
抗、約一万pF程度の高容量コンデンサなどが必
要で、このような高抵抗、高容量の抵抗やコンデ
ンサはモノリシツクICでは形成が不可能である。
また温度補償用抵抗やコンデンサに単品のチツプ
部品や厚膜品を使用することが考えられている
が、チツプ部品や厚膜品は精度の点と温度係数の
点で問題があり、高周波回路や発振回路では難が
あつた。そこで現状は、ハイブリツドICの外に、
専用の温度補償回路部品を用意して、これをハイ
ブリツドICの実装基板にハイブリツドICと電気
的配線して組付けている。しかし、これではハイ
ブリツドIC自体の信頼性を落とし、また１つの
発振回路等の回路の部品点数が多くなつて組立工
数が多く、回路全体が大形化して高コストとなる
問題があつた。
ハ 本発明の課題
本発明の技術的課題は、上記各問題点を解決し
たハイブリツドICを提供することである。
たハイブリツドICを提供することである。
ニ 本発明の構成
この技術的課題を解決する本発明の技術的手段
は、１枚の金属基板上にパワー系半導体ペレツト
と、配線済シリコン基板を分けてマウントした構
造にすることである。前記シリコン基板は上面に
絶縁膜が形成され、この絶縁膜上に金属薄膜によ
る抵抗やコンデンサ等の温度補償回路素子を含む
配線パターンを形成し、部分的に非パワー系半導
体ペレツトがマウントされた構造のものである。
は、１枚の金属基板上にパワー系半導体ペレツト
と、配線済シリコン基板を分けてマウントした構
造にすることである。前記シリコン基板は上面に
絶縁膜が形成され、この絶縁膜上に金属薄膜によ
る抵抗やコンデンサ等の温度補償回路素子を含む
配線パターンを形成し、部分的に非パワー系半導
体ペレツトがマウントされた構造のものである。
ホ 本発明の作用
上記技術的手段は次の作用を発揮する。即ち、
ハイブリツドICにおける多種の半導体ペレツト
の内、パワー系半導体ペレツトを金属基板上に選
択的にマウントするため、このパワー系半導体ペ
レツトの放熱性が良くなると共に、シリコン基板
上の非パワー系半導体ペレツトがシリコン基板で
パワー系半導体ペレツトから熱的に遮断されてパ
ワー系半導体ペレツトの発熱による影響を受け難
くなる。またシリコン基板上に金属薄膜にて形成
される温度補償用抵抗やコンデンサは薄膜材料
（タンタルなど）の選択によつて高抵抗、高容量、
高精度且つ温度係数の安定したものが得られる。
またシリコン基板は一般の半導体ペレツト製造に
供される半導体ウエーハの廃品利用が可能であ
り、またシリコン基板とパワー系半導体ペレツト
は同材質品のため両者の金属基板へのマウントは
同じロー材使用にて同時に行う等の選択を可能に
する。更にシリコン基板上の配線パターンの変更
でハイブリツドICの用途変更に応じることがで
き、リードフレームを使つたハイブリツドICに
おいて、リードフレームの標準化を可能にする。
ハイブリツドICにおける多種の半導体ペレツト
の内、パワー系半導体ペレツトを金属基板上に選
択的にマウントするため、このパワー系半導体ペ
レツトの放熱性が良くなると共に、シリコン基板
上の非パワー系半導体ペレツトがシリコン基板で
パワー系半導体ペレツトから熱的に遮断されてパ
ワー系半導体ペレツトの発熱による影響を受け難
くなる。またシリコン基板上に金属薄膜にて形成
される温度補償用抵抗やコンデンサは薄膜材料
（タンタルなど）の選択によつて高抵抗、高容量、
高精度且つ温度係数の安定したものが得られる。
またシリコン基板は一般の半導体ペレツト製造に
供される半導体ウエーハの廃品利用が可能であ
り、またシリコン基板とパワー系半導体ペレツト
は同材質品のため両者の金属基板へのマウントは
同じロー材使用にて同時に行う等の選択を可能に
する。更にシリコン基板上の配線パターンの変更
でハイブリツドICの用途変更に応じることがで
き、リードフレームを使つたハイブリツドICに
おいて、リードフレームの標準化を可能にする。
ヘ 本発明の実施例
本発明の具体的一実施例を第１図及び第２図に
基づき説明する。
基づき説明する。
図面において、１は金属基板であるリードフレ
ームのランド部、２，２，…はランド部１から外
方に延びる複数のリードで、各リード２，２，…
はタイバー（図示せず）で一体に連結されてリー
ドフレーム３を形成する。４，４，…はランド部
１上の例えば４隅にマウントされたパワー系半導
体ペレツト、５はランド部１上の中央部にマウン
トされた略十字形のシリコン基板である。このシ
リコン基板５は上面全域にiO2膜やSiN膜等の絶
縁膜６を形成し、絶縁膜６上に所望形状で金属薄
膜による配線パターン７を形成したもので、この
シリコン基板５上の中央部分に非パワー系半導体
ペレツト８が単数或いは必要に応じ複数個マウン
トされる。前記配線パターン７におけるＲ及びＣ
は例えばタンタル薄膜で形成した温度補償回路素
子の抵抗及びコンデンサ、Ｐ，Ｐ，…はボンデイ
ングパツド、Ｍ，Ｍは認識マークである。図面の
９，９，…は多数のボンデイングワイヤで、ラン
ド部１上にマウントされたパワー系半導体ペレツ
ト４，４…とシリコン基板５上の配線パターン７
のボンデイングパツドＰ，Ｐ，…、ボンデイング
パツドＰ，Ｐ，…と非パワー系半導体ペレツト
８、ボンデイングパツドＰ，Ｐ，…とリード２，
２，…、リード２，２，…とパワー系半導体ペレ
ツト４，４，…などの間を電気的接続する。
ームのランド部、２，２，…はランド部１から外
方に延びる複数のリードで、各リード２，２，…
はタイバー（図示せず）で一体に連結されてリー
ドフレーム３を形成する。４，４，…はランド部
１上の例えば４隅にマウントされたパワー系半導
体ペレツト、５はランド部１上の中央部にマウン
トされた略十字形のシリコン基板である。このシ
リコン基板５は上面全域にiO2膜やSiN膜等の絶
縁膜６を形成し、絶縁膜６上に所望形状で金属薄
膜による配線パターン７を形成したもので、この
シリコン基板５上の中央部分に非パワー系半導体
ペレツト８が単数或いは必要に応じ複数個マウン
トされる。前記配線パターン７におけるＲ及びＣ
は例えばタンタル薄膜で形成した温度補償回路素
子の抵抗及びコンデンサ、Ｐ，Ｐ，…はボンデイ
ングパツド、Ｍ，Ｍは認識マークである。図面の
９，９，…は多数のボンデイングワイヤで、ラン
ド部１上にマウントされたパワー系半導体ペレツ
ト４，４…とシリコン基板５上の配線パターン７
のボンデイングパツドＰ，Ｐ，…、ボンデイング
パツドＰ，Ｐ，…と非パワー系半導体ペレツト
８、ボンデイングパツドＰ，Ｐ，…とリード２，
２，…、リード２，２，…とパワー系半導体ペレ
ツト４，４，…などの間を電気的接続する。
尚、パワー系半導体ペレツト４，４，…はパワ
ートランジスタ、パワーリニアICなどであり、
非パワー系半導体ペレツト８は、MOS・IC、リ
ニアICなどの温度に敏感なものである。
ートランジスタ、パワーリニアICなどであり、
非パワー系半導体ペレツト８は、MOS・IC、リ
ニアICなどの温度に敏感なものである。
上記構成において、パワー系半導体ペレツト
４，４，…と非パワー系半導体ペレツト８はラン
ド部１上の４隅と中央といつた積極的に最大限離
れた関係にあり、而も非パワー系半導体ペレツト
８はシリコン基板５上にマウントされているた
め、パワー系半導体ペレツト４，４，…が発熱し
てもその熱の非パワー系半導体ペレツト８への影
響はシリコン基板５が熱伝導の緩衝板として作用
して大幅に軽減される。非パワー系半導体ペレツ
ト８への総合的な熱による影響はタンタル薄膜の
抵抗Ｒ、コンデンサＣの温度補償回路で十分に補
償される。即ち、抵抗Ｒ、コンデンサＣをタンタ
ル薄膜品で形成することにより温度補償に十分な
高抵抗、高容量のものが得られ、而も温度係数が
安定する特長が発揮され、従来問題視されていた
ハイブリツドICの高周波回路、発振回路、精密
電源回路等への適用を可能にする。
４，４，…と非パワー系半導体ペレツト８はラン
ド部１上の４隅と中央といつた積極的に最大限離
れた関係にあり、而も非パワー系半導体ペレツト
８はシリコン基板５上にマウントされているた
め、パワー系半導体ペレツト４，４，…が発熱し
てもその熱の非パワー系半導体ペレツト８への影
響はシリコン基板５が熱伝導の緩衝板として作用
して大幅に軽減される。非パワー系半導体ペレツ
ト８への総合的な熱による影響はタンタル薄膜の
抵抗Ｒ、コンデンサＣの温度補償回路で十分に補
償される。即ち、抵抗Ｒ、コンデンサＣをタンタ
ル薄膜品で形成することにより温度補償に十分な
高抵抗、高容量のものが得られ、而も温度係数が
安定する特長が発揮され、従来問題視されていた
ハイブリツドICの高周波回路、発振回路、精密
電源回路等への適用を可能にする。
シリコン基板５の配線パターン７はボンデイン
グパツド９，９，…が最適の長さになるよう配慮
されて設計され、これによりワイヤ間の接触事故
が無くなる。またハイブリツドICの用途、目的
の変更に応じ配線パターン７のみを設計変更する
ことでリードフレーム３の標準化が容易になる。
グパツド９，９，…が最適の長さになるよう配慮
されて設計され、これによりワイヤ間の接触事故
が無くなる。またハイブリツドICの用途、目的
の変更に応じ配線パターン７のみを設計変更する
ことでリードフレーム３の標準化が容易になる。
シリコン基板５は半導体ペレツト製造で使用す
る半導体ウエーハの不良品（不純物拡散等の特性
不良品や割れ欠けによる外観不良品など）に絶縁
膜６を形成する処理を加えたものを用いれば、事
実上材料費が省け経済的である。またシリコン基
板５とパワー系半導体ペレツト４，４，…のラン
ド部１へのマウントは両者が同材質のため同一の
ロー材（Agペースト、Au−Sn半田など）１０，
１０′で同時に行うことが可能であり、またこの
ようにマウントすることが設備的、作業インデツ
クス的に有利である。
る半導体ウエーハの不良品（不純物拡散等の特性
不良品や割れ欠けによる外観不良品など）に絶縁
膜６を形成する処理を加えたものを用いれば、事
実上材料費が省け経済的である。またシリコン基
板５とパワー系半導体ペレツト４，４，…のラン
ド部１へのマウントは両者が同材質のため同一の
ロー材（Agペースト、Au−Sn半田など）１０，
１０′で同時に行うことが可能であり、またこの
ようにマウントすることが設備的、作業インデツ
クス的に有利である。
ト 本発明の効果
本発明によれはパワー系半導体ペレツトと非パ
ワー系半導体ペレツトの混載タイプのハイブリツ
ドICにおける特に非パワー系半導体ペレツトの
熱による影響が大幅に軽減でき、而もシリコン基
板上の配線パターンにおける温度補償回路素子に
て十分に温度補償され、従つて高安定度及び温度
係数が問題となる高周波回路、発振回路などの回
路にも十分に適用でき、汎用性の大なるハイブリ
ツドICが提供できる。またシリコン基板をペレ
ツト搭載基板として利用することにより、材料費
の低減化が図れ、またシリコン基板の配線パター
ンの選択でリードフレームの標準化等が図れ、ハ
イブリツドICの低コスト化が実現できる。
ワー系半導体ペレツトの混載タイプのハイブリツ
ドICにおける特に非パワー系半導体ペレツトの
熱による影響が大幅に軽減でき、而もシリコン基
板上の配線パターンにおける温度補償回路素子に
て十分に温度補償され、従つて高安定度及び温度
係数が問題となる高周波回路、発振回路などの回
路にも十分に適用でき、汎用性の大なるハイブリ
ツドICが提供できる。またシリコン基板をペレ
ツト搭載基板として利用することにより、材料費
の低減化が図れ、またシリコン基板の配線パター
ンの選択でリードフレームの標準化等が図れ、ハ
イブリツドICの低コスト化が実現できる。
第１図は本発明の一実施例を示す要部平面図、
第２図は第１図のＡ−Ａ線に沿う拡大断面図であ
る。 １……金属基板（リードフレームのランド部）、
４……パワー系半導体ペレツト、５……シリコン
基板、６……絶縁膜、７……配線パターン、８…
…非パワー系半導体ペレツト、Ｒ，Ｃ……温度補
償回路素子の抵抗、コンデンサ。
第２図は第１図のＡ−Ａ線に沿う拡大断面図であ
る。 １……金属基板（リードフレームのランド部）、
４……パワー系半導体ペレツト、５……シリコン
基板、６……絶縁膜、７……配線パターン、８…
…非パワー系半導体ペレツト、Ｒ，Ｃ……温度補
償回路素子の抵抗、コンデンサ。
Claims (1)
- １ 金属基板上に、発熱量の大きいパワー系半導
体ペレツトと、上面に形成した絶縁膜上に金属薄
膜による抵抗やコンデンサ等の温度補償回路素子
を含む配線パターンを形成し、発熱量の小さい非
パワー系半導体ペレツトをマウントした配線済シ
リコン基板とをマウントしたことを特徴とするハ
イブリツドIC。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59064720A JPS60207358A (ja) | 1984-03-30 | 1984-03-30 | ハイブリツドｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59064720A JPS60207358A (ja) | 1984-03-30 | 1984-03-30 | ハイブリツドｉｃ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60207358A JPS60207358A (ja) | 1985-10-18 |
| JPH0481863B2 true JPH0481863B2 (ja) | 1992-12-25 |
Family
ID=13266268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59064720A Granted JPS60207358A (ja) | 1984-03-30 | 1984-03-30 | ハイブリツドｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60207358A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2219435B (en) * | 1988-06-02 | 1991-07-03 | Burr Brown Corp | Plastic encapsulated multichip hybrid integrated circuit |
| JP2861686B2 (ja) * | 1992-12-02 | 1999-02-24 | 日本電気株式会社 | マルチチップモジュール |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50147292A (ja) * | 1974-05-15 | 1975-11-26 | ||
| JPS5140441B2 (ja) * | 1974-10-18 | 1976-11-04 |
-
1984
- 1984-03-30 JP JP59064720A patent/JPS60207358A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60207358A (ja) | 1985-10-18 |
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