JPH0482083A - Input signal buffer circuit - Google Patents
Input signal buffer circuitInfo
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- JPH0482083A JPH0482083A JP2195391A JP19539190A JPH0482083A JP H0482083 A JPH0482083 A JP H0482083A JP 2195391 A JP2195391 A JP 2195391A JP 19539190 A JP19539190 A JP 19539190A JP H0482083 A JPH0482083 A JP H0482083A
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- supply voltage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、入力信号バッファ回路に関するものである。[Detailed description of the invention] Industrial applications The present invention relates to an input signal buffer circuit.
従来の技術
最近、半導体装置の利用が高まり、これらの半導体装置
の使用にあたり、低電圧から高電圧までの広い電源電圧
範囲で安定した入力スイッチングレベルで動作するもの
が要求されている。このような中で、入力スイッチング
レベルを決定する入力信号バッファ回路は重要な回路部
である。第４図は、従来の入力信号バッファ回路の一実
施例の回路図で、第５図は、第４図の回路図の入力信号
Ａの入力スイッチングレベルと電源電圧の関係図である
。Ａは入力信号、Ｂは出力信号、ｖＣＣは電源電圧、ｖ
ＳＳは接地電圧、ＱｐｌはＰチャンネル型ＭＯＳトラン
ジスタ、ＱｎｌはＮチャンネル型ＭＯ８トランジスタ、
ＶｒＨはハイ個人カスイツチングレベル、ＶＩＬはロー
制入カスイツチングレベルである。動作について第４図
を参照し説明すると、入力信号Ａが低論理電圧“Ｌ”か
ら高論理電圧“Ｈ”になると、出力信号Ｂが“Ｈ”から
“Ｌ”になり、入力信号Ａが“Ｈ”から“Ｌ”になると
、出力信号Ｂが“Ｌ”から“Ｈ”になるというもので、
その入力信号Ａの入力スイッチングレベルは、トランジ
スタＱｐｌとトランジスタＱｎｌのトランジスタのゲー
ト幅とゲート長によって決まり、入力スイッチングレベ
ルと電源電圧の関係は第５図のように電源電圧に対して
単調増加の関係になる。2. Description of the Related Art Recently, the use of semiconductor devices has increased, and when using these semiconductor devices, there is a demand for devices that operate at a stable input switching level over a wide power supply voltage range from low voltage to high voltage. Under these circumstances, an input signal buffer circuit that determines the input switching level is an important circuit section. FIG. 4 is a circuit diagram of an embodiment of a conventional input signal buffer circuit, and FIG. 5 is a diagram showing the relationship between the input switching level of the input signal A and the power supply voltage in the circuit diagram of FIG. 4. A is the input signal, B is the output signal, vCC is the power supply voltage, v
SS is a ground voltage, Qpl is a P-channel type MOS transistor, Qnl is an N-channel type MO8 transistor,
VrH is a high personal customizing level and VIL is a low personal customizing level. The operation will be explained with reference to FIG. 4. When the input signal A changes from a low logic voltage "L" to a high logic voltage "H", the output signal B changes from "H" to "L", and the input signal A becomes " When it goes from "H" to "L", output signal B goes from "L" to "H".
The input switching level of the input signal A is determined by the gate width and gate length of the transistors Qpl and Qnl, and the relationship between the input switching level and the power supply voltage is a monotonically increasing relationship with the power supply voltage as shown in Figure 5. become.
発明が解決しようとする課題
このような従来の入力信号バッファ回路では、第５図の
ように入力スイッチングレベルが電源電圧に対して単調
増加の関係になるため、電源電圧が高くなると入力スイ
ッチングレベルも高くなり、低電圧から高電圧までの広
い電源電圧範囲で安定した入力スイッチングレベルで動
作することが困難となるという課題があった。Problems to be Solved by the Invention In such conventional input signal buffer circuits, the input switching level has a monotonically increasing relationship with the power supply voltage as shown in Figure 5, so as the power supply voltage increases, the input switching level also increases. This poses a problem in that it becomes difficult to operate at a stable input switching level over a wide power supply voltage range from low to high voltages.
課題を解決するための手段
このような課題を解決するために、複数個のＰチャンネ
ル型ＭＯＳトランジスタと複数個のＮチャンネル型ＭＯ
Ｓトランジスタで構成され入力信号が入力され出力信号
が出力される論理回路と電源電圧検知回路を有し、電源
電圧が高くなると前記電源電圧検知回路から出力される
信号が、前記入力信号か入力される前記複数個のＰチャ
ンネル型ＭＯＳトランジスタのうちの少なくとも１個の
Ｐチャンネル型ＭＯ８トランジスタかオフするか、或い
は前記複数個のＮチャンネル型ＭＯＳトランジスタのう
ちの少なくとも１個のＮチャンネル型ＭＯＳトランジス
タがオンし、電源電圧が低くなると前記電源電圧検知回
路から出力される信号が、前記入力信号が入力される前
記複数個のＰチャンネル型ＭＯＳトランジスタのうちの
少なくとも１個のＰチャンネル型ＭＯＳ）ランシスタが
オンするか、或いは前記複数個のＮチャンネル型ＭＯＳ
トランジスタのうちの少なくとも１個のＮチャンネル型
ＭＯＳトランジスタがオフする回路構成の入力信号バッ
ファ回路とする。Means for Solving the Problems In order to solve these problems, a plurality of P-channel MOS transistors and a plurality of N-channel MOS transistors are used.
It has a logic circuit and a power supply voltage detection circuit which are composed of S transistors and input an input signal and output an output signal, and when the power supply voltage becomes high, the signal output from the power supply voltage detection circuit is changed from the input signal to the power supply voltage detection circuit. At least one P-channel MO8 transistor among the plurality of P-channel MOS transistors is turned off, or at least one N-channel MOS transistor among the plurality of N-channel MOS transistors is turned off. When the power supply voltage is turned on and the power supply voltage decreases, a signal output from the power supply voltage detection circuit is detected when at least one P-channel MOS transistor among the plurality of P-channel MOS transistors to which the input signal is input is or the plurality of N-channel MOS
The input signal buffer circuit has a circuit configuration in which at least one N-channel MOS transistor among the transistors is turned off.
作用
本発明のバッファ回路によれば、電源電圧検知回路によ
り電源電圧が一定の電圧より高くなったときに入力スイ
ッチングレベルを低くし、電源電圧が一定の電圧より低
くなったときに入力スイッチングレベルを高くすること
により、低電圧から高電圧までの広い電源電圧範囲で安
定した入力スイッチングレベルで動作する入力信号バッ
ファ回路となる。According to the buffer circuit of the present invention, the power supply voltage detection circuit lowers the input switching level when the power supply voltage becomes higher than a certain voltage, and lowers the input switching level when the power supply voltage becomes lower than the certain voltage. By increasing the voltage, the input signal buffer circuit can operate at a stable input switching level over a wide power supply voltage range from low voltage to high voltage.
実施例
以下、本発明を実施例によって説明する。第１図は、本
発明の入力信号バッファ回路の一実施例の回路図で、第
２図は、第１図の回路図のノードＮｌ、Ｎ２の電圧レベ
ルと電源電圧の関係図、第３図は、第１図の回路図の入
力信号Ａの入力スイッチングレベルと電源電圧の関係図
である。Ａは入力信号、Ｂは出力信号、１は電源電圧検
知回路、ｖＣＣは電源電圧、ｖＳＳは接地電圧、Ｑｐｌ
ないしＱｐ３はＰチャンネル型ＭＯＳトランジスタ、Ｑ
ｎｌないしＱｎ３はＮチャンネル型ＭＯＳトランジスタ
、Ｎ１．Ｎ２はノード名、ＶＩＨはハイ偏入カスイツチ
ングレベル、ＶＩＬはロー偏入カスイツチングレベルで
ある。動作について第１図を参照しながら説明する。ま
ず、電源電圧３．５ｖ以上、６．５Ｖ以下の時について
説明する。このとき、ノードＮ１は“Ｈ”、ノードＮ２
は“Ｌ”であり、トランジスタＱｐ３．Ｑｎ３は共にオ
ンであり、入力信号Ａが”Ｌ”或いは“Ｈ”のとき、出
力信号Ｂのノードに対して、電源電圧ｖＣＣはトランジ
スタＱｐ１．Ｑｐ２を通して供給され、接地電圧ＶＳＳ
はトランジスタＱｎｌ。EXAMPLES Hereinafter, the present invention will be explained by examples. FIG. 1 is a circuit diagram of an embodiment of the input signal buffer circuit of the present invention, FIG. 2 is a diagram showing the relationship between the voltage levels of nodes Nl and N2 in the circuit diagram of FIG. 1 and the power supply voltage, and FIG. 1 is a diagram showing the relationship between the input switching level of the input signal A and the power supply voltage in the circuit diagram of FIG. 1. FIG. A is the input signal, B is the output signal, 1 is the power supply voltage detection circuit, vCC is the power supply voltage, vSS is the ground voltage, Qpl
or Qp3 is a P-channel type MOS transistor, Q
nl to Qn3 are N-channel type MOS transistors, N1. N2 is the node name, VIH is the high bias customizing level, and VIL is the low bias customizing level. The operation will be explained with reference to FIG. First, the case where the power supply voltage is 3.5V or more and 6.5V or less will be explained. At this time, node N1 is "H", node N2
are "L", and transistors Qp3. Qn3 are both on, and when the input signal A is "L" or "H", the power supply voltage vCC is applied to the node of the output signal B by the transistors Qp1. Supplied through Qp2, ground voltage VSS
is a transistor Qnl.
Ｑ ｎ ２を通して供給され、トランジスタＱｐｌ。Qn2 and the transistor Qpl.
Ｑｐ２．Ｑｐ３．Ｑｎｌ、Ｑｎ２．Ｑｎ３のトランジス
タのゲート幅とゲート長によって入力スイッチングレベ
ルは決まる。次に、電源電圧６．５Ｖ以上の時について
説明する。このとき、ノードＮ１．Ｎ２は共に“Ｈ”で
あり、トランジスタＱｐ３はオフ、トランジスタＱｎ３
はオンであり、入力信号Ａが“Ｌ”或いは“Ｈ”のとき
、出力信号Ｂのノードに対して、電源電圧ｖＣＣはトラ
ンジスタＱｐｌを通してのみ供給され、接地電圧ｖＳＳ
はトランジスタＱｎｌ、Ｑｎ２を通して供給されるため
、入力スイッチングレベルは電源電圧３．５Ｖ以上、６
．５Ｖ以下の時に比べて低くなる。次に、電源電圧３．
５Ｖ以下の時について説明する。このとき、ノードＮｌ
、Ｎ２は共に“Ｌ”であり、トランジスタＱｐ３はオン
、トランジスタＱｎ３はオフであり、入力信号Ａが“Ｌ
”或いは“Ｈ”のとき、出力信号Ｂのノードに対して、
電源電圧ｖＣＣはトランジスタＱｐ１．Ｑｐ２を通して
供給され、接地電圧ＶＳＳはトランジスタＱｎｌを通し
てのみ供給されるため、入力スイッチングレベルは電源
電圧３．５ＶＪｆｆ上、６．５Ｖ以下の時に比べて高く
なる。このようにして、第３図のような入力信号Ａの入
力スイッチングレベルと電源電圧の関係になり、低電圧
から高電圧までの広い電源電圧範囲で安定した入力スイ
ッチングレベルでの動作が可能な入力信号バッファ回路
を実現している。Qp2. Qp3. Qnl, Qn2. The input switching level is determined by the gate width and gate length of the transistor Qn3. Next, the case where the power supply voltage is 6.5V or more will be explained. At this time, node N1. N2 are both "H", transistor Qp3 is off, transistor Qn3
is on, and when the input signal A is "L" or "H", the power supply voltage vCC is supplied to the node of the output signal B only through the transistor Qpl, and the ground voltage vSS
is supplied through transistors Qnl and Qn2, so the input switching level is 3.5 V or more, 6
．． It becomes lower than when it is 5V or less. Next, power supply voltage 3.
The case where the voltage is 5V or less will be explained. At this time, node Nl
, N2 are both "L", transistor Qp3 is on, transistor Qn3 is off, and input signal A is "L".
” or “H”, for the node of output signal B,
The power supply voltage vCC is applied to the transistor Qp1. Since the ground voltage VSS is supplied through the transistor Qp2 and the ground voltage VSS is supplied only through the transistor Qnl, the input switching level is higher than when the power supply voltage is 3.5VJff or higher and 6.5V or lower. In this way, the relationship between the input switching level of input signal A and the power supply voltage as shown in Figure 3 is established, and the input can operate at a stable input switching level over a wide power supply voltage range from low voltage to high voltage. A signal buffer circuit is realized.
発明の詳細
な説明したように、本発明の入力信号バッファ回路によ
ると、低電圧から高電圧までの広い電源電圧範囲で安定
した入力スイッチングレベルで動作する入力信号バッフ
ァ回路となり大きな効果が得られる。As described in detail, the input signal buffer circuit of the present invention is capable of operating at a stable input switching level over a wide power supply voltage range from low voltage to high voltage, resulting in great effects.
第１図は本発明の入力信号ｌくツファ回路の一実施例の
回路図で、第２図は第１図の回路図のノードＮ１．Ｎ２
の電圧レベルと電源電圧の関係図、第３図は第１図の回
路図の入力信号Ａの入力スイッチングレベルと電源電圧
の関係図、第４図は従来の入力信号バッファ回路の一実
施例の回路図で、第５図は第４図の回路図の入力信号Ａ
の入力スイッチングレベルと電源電圧の関係図である。
Ａ・・・・・・入力信号、Ｂ・・・・・・出力信号、１
・・・・・・電源電圧検知回路、ｖＣＣ・・・・・・電
源電圧、ｖＳＳ・・・・・・接地電圧、ＱｐｌないしＱ
ｐ３・・・・・・Ｐチャンネル型ＭＯＳトランジスタ、
Ｑｎｌ ないしＱｎ３・・・・・・Ｎチャンネル型Ｍ
ＯＳトランジスタ、Ｎ１．Ｎ２・・・・・・ノード名、
ＶＩＨ・・・・・・ハイ個入力スイッチングレベル、Ｖ
ＩＬ・・・・・・ロー個入力スイッチングレベル。
代理人の氏名 弁理士 粟野重孝 はか１名第４図
Ｖに
／
第２
図
＼ ＼
５ＳＶ５５
＼、
ｖＳＳ
第５図
第
図
市逓電斑ＶＣＣ−中
龜琥電斤ＶＣＣ→
ｔＪ！電圧ｙｃｃ→FIG. 1 is a circuit diagram of an embodiment of the input signal output circuit of the present invention, and FIG. 2 is a circuit diagram of the node N1. N2
FIG. 3 is a diagram showing the relationship between the input switching level of input signal A and the power supply voltage in the circuit diagram of FIG. 1, and FIG. In the circuit diagram, Figure 5 shows the input signal A of the circuit diagram in Figure 4.
FIG. 2 is a diagram showing the relationship between the input switching level and the power supply voltage. A: Input signal, B: Output signal, 1
...Power supply voltage detection circuit, vCC...Power supply voltage, vSS...Ground voltage, Qpl or Q
p3...P channel type MOS transistor,
Qnl or Qn3...N-channel type M
OS transistor, N1. N2...Node name,
VIH・・・High input switching level, V
IL...Low input switching level. Name of agent: Patent attorney Shigetaka Awano (1 person) Figure 4 V/ Figure 2 ＼ 5SV55 ＼, vSS Figure 5 Ichidenma VCC-Nakatama Hakuden VCC → tJ! Voltage ycc→
Claims (1)
Ｎチャンネル型ＭＯＳトランジスタとで構成される論理
回路と、前記Ｐチャンネル型ＭＯＳトランジスタおよび
前記Ｎチャンネル型ＭＯＳトランジスタへの入力信号を
形成するための電源電圧検知回路とを備え、電源電圧が
高いとき、前記Ｐチャンネル型ＭＯＳトランジスタの少
なくとも１つがオフ、または前記Ｎチャンネル型ＭＯＳ
トランジスタの少なくとも１つがオンし、前記電源電圧
が低いとき、前記Ｐチャンネル型ＭＯＳトランジスタの
少なくとも１つがオン、または前記Ｎチャンネル型ＭＯ
Ｓトランジスタの少なくとも１つがオフする入力信号バ
ッファ回路。A logic circuit including a plurality of P-channel MOS transistors and a plurality of N-channel MOS transistors, and a power supply voltage for forming input signals to the P-channel MOS transistors and the N-channel MOS transistors. a detection circuit, when the power supply voltage is high, at least one of the P-channel MOS transistors is turned off, or the N-channel MOS transistor
When at least one of the transistors is turned on and the power supply voltage is low, at least one of the P-channel type MOS transistors is turned on or the N-channel type MO
An input signal buffer circuit in which at least one of the S transistors is turned off.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195391A JPH0482083A (en) | 1990-07-23 | 1990-07-23 | Input signal buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195391A JPH0482083A (en) | 1990-07-23 | 1990-07-23 | Input signal buffer circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0482083A true JPH0482083A (en) | 1992-03-16 |
Family
ID=16340372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2195391A Pending JPH0482083A (en) | 1990-07-23 | 1990-07-23 | Input signal buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0482083A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH076587A (en) * | 1992-12-16 | 1995-01-10 | Hyundai Electron Ind Co Ltd | Data output buffer circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02101693A (en) * | 1988-10-07 | 1990-04-13 | Texas Instr Japan Ltd | Input circuit |
| JPH02213779A (en) * | 1989-02-15 | 1990-08-24 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1990
- 1990-07-23 JP JP2195391A patent/JPH0482083A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02101693A (en) * | 1988-10-07 | 1990-04-13 | Texas Instr Japan Ltd | Input circuit |
| JPH02213779A (en) * | 1989-02-15 | 1990-08-24 | Hitachi Ltd | Semiconductor integrated circuit device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH076587A (en) * | 1992-12-16 | 1995-01-10 | Hyundai Electron Ind Co Ltd | Data output buffer circuit |
| US5929668A (en) * | 1992-12-16 | 1999-07-27 | Hyundai Electronice Industries Co., Ltd. | Data output buffer circuit |
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