JPH0482226A - 半導体素子への突起電極形成方法 - Google Patents
半導体素子への突起電極形成方法Info
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- JPH0482226A JPH0482226A JP2196635A JP19663590A JPH0482226A JP H0482226 A JPH0482226 A JP H0482226A JP 2196635 A JP2196635 A JP 2196635A JP 19663590 A JP19663590 A JP 19663590A JP H0482226 A JPH0482226 A JP H0482226A
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- metal
- insulating film
- lsi chip
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W72/00—Interconnections or connectors in packages
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は ＩＣ，ＬＳＩチップ等の実装に関するもので
ある。
ある。
従来の技術
従来の技術を、第３図、第４図とともに説明する。
まず、初めに第３図（ａ）に示す様に ガラス等よりな
る絶縁性基板４１に 導電膜４２を形成する。導電膜４
２４ｉ ＩＴＯ，Ｐｔ等であり、スパッタ蒸着等によ
り形成し その厚みハ０．２〜０．３μｍ程度である。
る絶縁性基板４１に 導電膜４２を形成する。導電膜４
２４ｉ ＩＴＯ，Ｐｔ等であり、スパッタ蒸着等によ
り形成し その厚みハ０．２〜０．３μｍ程度である。
欠番′、第３図（ｂ）に示す様に 導電膜４２上に 絶
縁膜４３を形成し 後に設置するＬＳＩチップの電極と
一致する部分に開孔部４４を形成する。絶縁膜４３ＣＬ
５ｉａＮ４．ポリイミド等でありその厚みは０．２
〜１．０μ、開口部４４の寸法は１０μ〜３０μ０程度
である。次に 第３図（ｃ）に示す様に 電解めっきに
より、Ａｕ、 Ｃｕ等のめっきを行（＼ 開孔部４４に
金属突起４５を形成すも 金属突起４５の厚み（よ ２
０μ〜３０μであり、その大きさは８０μｍｒ：Ｊ程度
である。次に第３図（ｄ）に示す様に Ｌ Ｓ Ｉチッ
プ４６のＡｌ電極４７と、金属突起４５を位置合わせし
ボンディングツール４８で。ＬＳＩチップ４６を加熱
加圧Ｌ ＬＳＩチップ４６のＡ１電極４７と金属突起
４５を接合する。この時、金属突起４５（上 大きく
変化し 金属突起４５のサイズ（戴１．５〜２．０倍厚
み（ｉ、初期の５０％〜３０％程度になる。
縁膜４３を形成し 後に設置するＬＳＩチップの電極と
一致する部分に開孔部４４を形成する。絶縁膜４３ＣＬ
５ｉａＮ４．ポリイミド等でありその厚みは０．２
〜１．０μ、開口部４４の寸法は１０μ〜３０μ０程度
である。次に 第３図（ｃ）に示す様に 電解めっきに
より、Ａｕ、 Ｃｕ等のめっきを行（＼ 開孔部４４に
金属突起４５を形成すも 金属突起４５の厚み（よ ２
０μ〜３０μであり、その大きさは８０μｍｒ：Ｊ程度
である。次に第３図（ｄ）に示す様に Ｌ Ｓ Ｉチッ
プ４６のＡｌ電極４７と、金属突起４５を位置合わせし
ボンディングツール４８で。ＬＳＩチップ４６を加熱
加圧Ｌ ＬＳＩチップ４６のＡ１電極４７と金属突起
４５を接合する。この時、金属突起４５（上 大きく
変化し 金属突起４５のサイズ（戴１．５〜２．０倍厚
み（ｉ、初期の５０％〜３０％程度になる。
従って、厚みか３０μｍ、径が８０μｍ Ｏの金属突起
の場合、接続後は厚みが１０〜１５μｍ、径か１２０〜
１６０μｍと非常に大きくなり、後に マイクロバンプ
方式等により、回路基板に実装する場合において、高密
度化に対応できないものとなる。
の場合、接続後は厚みが１０〜１５μｍ、径か１２０〜
１６０μｍと非常に大きくなり、後に マイクロバンプ
方式等により、回路基板に実装する場合において、高密
度化に対応できないものとなる。
次に 第３図（ｅ）に示す様に ＬＳＩチップ４６を、
絶縁性基板４１から引き離すことにより、金属突起４５
ｉ１ＬＳＩチツプ４６のＡｌ電極４７に転写されも次に
金属突起４５が転写されｆ−、ＬＳＩチップ４６の回
路基板への実装方法について、第４図を用いて説明すも
この方法（よ マイクロバンプボンディング方法によ
るもので、まずはじめζミ 第４図（ａ）に示す様に
回路基板４９に 光硬化性樹脂５１を塗布する。次に
第４図（ｂ）に示す様に ＬＳＩチップ４６の金属突起
４５と、導体配線５０を位置合わせり、ＬＳＩチップ４
６を回路基板４９に設置した後、加圧ツール５２にて、
ＬＳＩチップ４６を加圧し、ＬＳＩチップ４６の金属突
起４５と導体配線５０を接触させる。この状態で、光硬
化性樹脂５１に紫外線５３を照射し、光硬化性樹脂５１
を硬化させる。紫外線５３の照射は 回路基板４９かガ
ラス等の透明の場合は 下側より、セラミック等の不透
明な場合（よＬＳＩチップ４６の側面より行う。次に
第４図（Ｃ）に示す様に 加圧ツール５２を取り去り、
接続か完了する。この時、金属突起４５と、導体配線５
０（主光硬化性樹脂５１の硬化収縮力により、圧接され
電気的な接続が保持される。
絶縁性基板４１から引き離すことにより、金属突起４５
ｉ１ＬＳＩチツプ４６のＡｌ電極４７に転写されも次に
金属突起４５が転写されｆ−、ＬＳＩチップ４６の回
路基板への実装方法について、第４図を用いて説明すも
この方法（よ マイクロバンプボンディング方法によ
るもので、まずはじめζミ 第４図（ａ）に示す様に
回路基板４９に 光硬化性樹脂５１を塗布する。次に
第４図（ｂ）に示す様に ＬＳＩチップ４６の金属突起
４５と、導体配線５０を位置合わせり、ＬＳＩチップ４
６を回路基板４９に設置した後、加圧ツール５２にて、
ＬＳＩチップ４６を加圧し、ＬＳＩチップ４６の金属突
起４５と導体配線５０を接触させる。この状態で、光硬
化性樹脂５１に紫外線５３を照射し、光硬化性樹脂５１
を硬化させる。紫外線５３の照射は 回路基板４９かガ
ラス等の透明の場合は 下側より、セラミック等の不透
明な場合（よＬＳＩチップ４６の側面より行う。次に
第４図（Ｃ）に示す様に 加圧ツール５２を取り去り、
接続か完了する。この時、金属突起４５と、導体配線５
０（主光硬化性樹脂５１の硬化収縮力により、圧接され
電気的な接続が保持される。
発明が解決しようとする課題
以上の様に従来の技術（表 転写により形成した金属突
起を有するＬＳＩチップを回路基板に 光硬化性絶縁樹
脂を用いて実装するものである力＼金属突起形成用基板
の絶縁膜の厚み力＼ 金属突起の厚みに対し、、 １
／２０〜１／３０と非常に薄いム 金属突起の転写工程
におけへ 加熱加圧時に金属突起は自由に変形り、、
ＬＳＩチップへ転写された金属突起（よ その径が非常
に大きくなり、また厚みも薄くなる。従って、 ＬＳ
Ｉチップ電極の狭ピッチ化に対応できなく、また 金属
突起のサイズの大きいＡ マイクロバンプボンディング
方式により回路基板に実装する際に 完全な接触を得る
為（ミＬＳＩチップへの加圧力が非常に大きくなりＬＳ
Ｉチップの信頼性を低下させるものであった課題を解決
するための手段 上記問題点を解決する為に本発明は 金属突起形成基板
の絶縁膜の厚みを開孔部の寸法の１７３以上とし 望ま
しくは金属突起の厚みを絶縁膜の１．５倍以下としたも
のであム さらに 本発明はこの基板を用いて、金属突
起の形恋 転写を行う方法を提供するものである。
起を有するＬＳＩチップを回路基板に 光硬化性絶縁樹
脂を用いて実装するものである力＼金属突起形成用基板
の絶縁膜の厚み力＼ 金属突起の厚みに対し、、 １
／２０〜１／３０と非常に薄いム 金属突起の転写工程
におけへ 加熱加圧時に金属突起は自由に変形り、、
ＬＳＩチップへ転写された金属突起（よ その径が非常
に大きくなり、また厚みも薄くなる。従って、 ＬＳ
Ｉチップ電極の狭ピッチ化に対応できなく、また 金属
突起のサイズの大きいＡ マイクロバンプボンディング
方式により回路基板に実装する際に 完全な接触を得る
為（ミＬＳＩチップへの加圧力が非常に大きくなりＬＳ
Ｉチップの信頼性を低下させるものであった課題を解決
するための手段 上記問題点を解決する為に本発明は 金属突起形成基板
の絶縁膜の厚みを開孔部の寸法の１７３以上とし 望ま
しくは金属突起の厚みを絶縁膜の１．５倍以下としたも
のであム さらに 本発明はこの基板を用いて、金属突
起の形恋 転写を行う方法を提供するものである。
作用
上記手段によれ＋；＆ＬＳＩチップ等の半導体素子に金
属突起を転写する際の変形カミ 絶縁膜より突出した部
分でしか生じないへ 転写後の金属突起の寸法変動を非
常に小さくすることができるので、回路基板への実装に
おいて、非常に高密度化が図れるとともに ＬＳＩチッ
プへの加圧力も小さくでき、信頼性の高いものとなる。
属突起を転写する際の変形カミ 絶縁膜より突出した部
分でしか生じないへ 転写後の金属突起の寸法変動を非
常に小さくすることができるので、回路基板への実装に
おいて、非常に高密度化が図れるとともに ＬＳＩチッ
プへの加圧力も小さくでき、信頼性の高いものとなる。
実施例
以下、本発明の一実施例を、第１図、第２図とともに説
明する。まずミ 第１図（ａ）に示す様に ガラス等の
絶縁性基板１に スバッ久 ＥＢ等により、ＩＴＯ，Ｐ
ｔ等の導電膜２を形成する。厚み４１ ０．１〜１．０
μｍ程度である。次に 第１図（ｂ）に示す様に 導電
膜２上に ５ｉＯａ 、 Ｓｉｓ Ｎ４．ポリイミド等
の絶縁膜３を形成する。絶縁膜３の形成方法６友 スピ
ンコード、印凱 スパッタ等であり、その厚み＋Ｌ後に
形成する開孔部の寸法により異る力＜、 ３〜２０μｍ
程度である。次へ フォトエツチングにより、絶縁膜３
に開孔部４を形成する。絶縁膜３のエッチング１よ ド
ライエツチングあるいはウェットエツチングに行ＣＬ
開孔部４の寸法は 絶縁膜３の厚みが例えば１０μｍ
のとき、１０〜３０μの程度である。
明する。まずミ 第１図（ａ）に示す様に ガラス等の
絶縁性基板１に スバッ久 ＥＢ等により、ＩＴＯ，Ｐ
ｔ等の導電膜２を形成する。厚み４１ ０．１〜１．０
μｍ程度である。次に 第１図（ｂ）に示す様に 導電
膜２上に ５ｉＯａ 、 Ｓｉｓ Ｎ４．ポリイミド等
の絶縁膜３を形成する。絶縁膜３の形成方法６友 スピ
ンコード、印凱 スパッタ等であり、その厚み＋Ｌ後に
形成する開孔部の寸法により異る力＜、 ３〜２０μｍ
程度である。次へ フォトエツチングにより、絶縁膜３
に開孔部４を形成する。絶縁膜３のエッチング１よ ド
ライエツチングあるいはウェットエツチングに行ＣＬ
開孔部４の寸法は 絶縁膜３の厚みが例えば１０μｍ
のとき、１０〜３０μの程度である。
すなわ板 開孔部４の直径または一辺は絶縁膜３の厚み
の３倍以下とすも 次（ミ 第１図（ｃ）に示す様Ｃへ 導電膜２を電極と
じ 電気めっきを行１．Ｘ、Ａｕ、Ｃｕ等の金属突起５
を形成すａ 後に行う、ＬＳＩチップへの接合時の金属
突起５の変形によ黴 金属突起５の大型化を防ぐム 金
属突起５の厚みは絶縁膜３の厚みの１．５倍以下とする
のが望ましくち また 後に行う、ＬＳＩチップへの金
属突起の転写性を良くする八 めっき条件をコントロー
ルし 金属突起５と導電膜２の密着力を低くしておく。
の３倍以下とすも 次（ミ 第１図（ｃ）に示す様Ｃへ 導電膜２を電極と
じ 電気めっきを行１．Ｘ、Ａｕ、Ｃｕ等の金属突起５
を形成すａ 後に行う、ＬＳＩチップへの接合時の金属
突起５の変形によ黴 金属突起５の大型化を防ぐム 金
属突起５の厚みは絶縁膜３の厚みの１．５倍以下とする
のが望ましくち また 後に行う、ＬＳＩチップへの金
属突起の転写性を良くする八 めっき条件をコントロー
ルし 金属突起５と導電膜２の密着力を低くしておく。
次に第１図（ｄ）に示す様に ＬＳＩチップ６のＡｌ電
極７と金属突起５を位置合わせＬ ＬＳＩチップ６を
ボンディングツール８にて加熱加圧する。
極７と金属突起５を位置合わせＬ ＬＳＩチップ６を
ボンディングツール８にて加熱加圧する。
この時、ＬＳＩチップ６のＡｌ電極７と、金属突起５ζ
戴 拡散により接合される。たとえＩｔ 金属突起５
がＡｕの場合 温度：３５０℃〜４００℃９時間：０，
５〜３秒程度で、良好な接合が得られも また この時
、金属突起５の変形は 絶縁膜３より突出した部分５ａ
でしか生じずミ 開孔部４内の部分５ｂは変形せすミ
そのままの状態を保つ。また 突出した部分５ａの厚み
は非常に薄い八 変形後の寸法変化は小さく、径は小さ
１ 次に 第１図（ｅ）に示す様に ＬＳＩチップ６を、ボ
ンディングツール８にて、真空吸着し 絶縁性基板ｌよ
り、ＬＳＩチップ６を引き離し 金属突起５をＬＳＩチ
ップ６のＡｌ電極７に転写する。この時、金属突起５Ｃ
よ 導電膜２との密着性か悪いム 容易に導電膜２から
剥離し 良好な転写を行うことができる。また 転写さ
れた 金属突起５へ 絶縁膜２の開孔部４に位置してい
た部分５ａは全く変形していないム 寸法か小さく厚み
の厚い金属突起５を得ることができる。才た この時、
絶縁膜２の厚みｔと開孔部４の寸法１は ｌ≦３ｔの関
係であることが望ましく、これは、１の寸法の最大値を
規制することにより、金属突起５の寸法を規制し 金属
突起５をＬＳＩチップ６のＡ１電極７に転写する際の加
圧力（金属突起５ａの寸法に比例する）を低く設定し
加圧によるＬＳＩチップ６へのダメージをなくすもので
あ４ また金属突起５ａ部分の厚みｄと絶縁膜ｔの関係
はｄ≦０．５ｔが望ましくも これは 金属突起５ａの
寸法を一規制することにより、転写時α 加圧力を低下
させＬＳＩチップ６へのダメージをなくすこと及び、Ｌ
ＳＩチップ６のＡｌ電極７ピツチの微細化への対応を容
易にするものである。次に 第２図により、転写により
形成された金属突起５を有するＬＳＩチップ６を回路基
板に搭載する一実施例について説明すも まず第２図（
ａ）に示す様に セラミツ久ガラス基板等よりなＬ 回
路基板９の後に ＬＳＩチップ６が搭載される領域に
アクリノは エポキシ等の光硬化性絶縁樹脂１１をディ
スベン人 あるいはスタンピング等により塗布する。次
に 第２図（ｂ）に示す様に ＬＳＩチップ６の金属突
起５と、導体配線１０を位置合わせＬ ＬＳＩチップ
６を回路基板９に設置する。次に 加圧ツール１２にて
、ＬＳＩチップ６を加圧する。この時、導体配線９上に
あった光硬化性樹脂１１ハ 周囲に押し出さ１１．Ｌ
ＳＩチップ６の金属突起５と導体配線９は接触する。ま
た この時、金属突起５に（よ 転写時に変形が生じて
いない部分５ａで、径が小さく厚みの厚い部分を有して
いるム 小さい加圧力て（大きな変形を得ることができ
、回路基板９の導体配線１０の厚みのバラツキや、回路
基板９のうねりが大きい場合でＬ ＬＳＩチップ９の
全ての金属突起５を、容易に 導体配線１０に接触させ
ることができる。
戴 拡散により接合される。たとえＩｔ 金属突起５
がＡｕの場合 温度：３５０℃〜４００℃９時間：０，
５〜３秒程度で、良好な接合が得られも また この時
、金属突起５の変形は 絶縁膜３より突出した部分５ａ
でしか生じずミ 開孔部４内の部分５ｂは変形せすミ
そのままの状態を保つ。また 突出した部分５ａの厚み
は非常に薄い八 変形後の寸法変化は小さく、径は小さ
１ 次に 第１図（ｅ）に示す様に ＬＳＩチップ６を、ボ
ンディングツール８にて、真空吸着し 絶縁性基板ｌよ
り、ＬＳＩチップ６を引き離し 金属突起５をＬＳＩチ
ップ６のＡｌ電極７に転写する。この時、金属突起５Ｃ
よ 導電膜２との密着性か悪いム 容易に導電膜２から
剥離し 良好な転写を行うことができる。また 転写さ
れた 金属突起５へ 絶縁膜２の開孔部４に位置してい
た部分５ａは全く変形していないム 寸法か小さく厚み
の厚い金属突起５を得ることができる。才た この時、
絶縁膜２の厚みｔと開孔部４の寸法１は ｌ≦３ｔの関
係であることが望ましく、これは、１の寸法の最大値を
規制することにより、金属突起５の寸法を規制し 金属
突起５をＬＳＩチップ６のＡ１電極７に転写する際の加
圧力（金属突起５ａの寸法に比例する）を低く設定し
加圧によるＬＳＩチップ６へのダメージをなくすもので
あ４ また金属突起５ａ部分の厚みｄと絶縁膜ｔの関係
はｄ≦０．５ｔが望ましくも これは 金属突起５ａの
寸法を一規制することにより、転写時α 加圧力を低下
させＬＳＩチップ６へのダメージをなくすこと及び、Ｌ
ＳＩチップ６のＡｌ電極７ピツチの微細化への対応を容
易にするものである。次に 第２図により、転写により
形成された金属突起５を有するＬＳＩチップ６を回路基
板に搭載する一実施例について説明すも まず第２図（
ａ）に示す様に セラミツ久ガラス基板等よりなＬ 回
路基板９の後に ＬＳＩチップ６が搭載される領域に
アクリノは エポキシ等の光硬化性絶縁樹脂１１をディ
スベン人 あるいはスタンピング等により塗布する。次
に 第２図（ｂ）に示す様に ＬＳＩチップ６の金属突
起５と、導体配線１０を位置合わせＬ ＬＳＩチップ
６を回路基板９に設置する。次に 加圧ツール１２にて
、ＬＳＩチップ６を加圧する。この時、導体配線９上に
あった光硬化性樹脂１１ハ 周囲に押し出さ１１．Ｌ
ＳＩチップ６の金属突起５と導体配線９は接触する。ま
た この時、金属突起５に（よ 転写時に変形が生じて
いない部分５ａで、径が小さく厚みの厚い部分を有して
いるム 小さい加圧力て（大きな変形を得ることができ
、回路基板９の導体配線１０の厚みのバラツキや、回路
基板９のうねりが大きい場合でＬ ＬＳＩチップ９の
全ての金属突起５を、容易に 導体配線１０に接触させ
ることができる。
次に ＬＳＩチップ６を加圧した状態で、光硬化性樹脂
１１凶 紫外線１３を照射じ 光硬化性樹脂１１を硬
化する。紫外線１３の照射は 回路基板かガラス等の透
明な場合は 下側より行し＼ セラミック等の不透明な
場合（よ ＬＳＩチップ６の側面より行う。次に 第２
図（ｃ）に示す様に 加圧ツール１２を取り去り、ＬＳ
Ｉチップ６を回路基板９に固着するととも番へ 光硬化
性樹脂１１の硬化収縮力により、ＬＳＩチップ６の金属
突起５と導体配線ｌＯの電気的接続を保持する。
１１凶 紫外線１３を照射じ 光硬化性樹脂１１を硬
化する。紫外線１３の照射は 回路基板かガラス等の透
明な場合は 下側より行し＼ セラミック等の不透明な
場合（よ ＬＳＩチップ６の側面より行う。次に 第２
図（ｃ）に示す様に 加圧ツール１２を取り去り、ＬＳ
Ｉチップ６を回路基板９に固着するととも番へ 光硬化
性樹脂１１の硬化収縮力により、ＬＳＩチップ６の金属
突起５と導体配線ｌＯの電気的接続を保持する。
発明の効果
本発明でＧ＆ＬＳＩチップへ転写後の金属突起の寸法力
（小さく、かつ厚いものにできる八 回路基板への実装
において次に示す効果がある。
（小さく、かつ厚いものにできる八 回路基板への実装
において次に示す効果がある。
（１）小さい加圧力で、金属突起の変形を得ることがで
きるＡ ＬＳＩチップへのダメージか少なく、回路基
板の導体配線厚のバラツキやうねりを容易に吸収でき、
接続歩留りか向上し 信頼性が高１ （２）ＬＳＩチップの狭ピッチ化に対応でき、高密度は
接続を容易に行うことができる。
きるＡ ＬＳＩチップへのダメージか少なく、回路基
板の導体配線厚のバラツキやうねりを容易に吸収でき、
接続歩留りか向上し 信頼性が高１ （２）ＬＳＩチップの狭ピッチ化に対応でき、高密度は
接続を容易に行うことができる。
第１図、第２図（よ 本発明の一実施例における実装工
程別断面＠ 第３図、第４図は従来の実装技術を示す工
程断面図であも １・・・・絶縁性基板、 ２・・・・導電風 ３・・・
・絶縁風 ４・・・・開孔訊 ５・・・・金属突起 ６
・・・・ＬＳＩチップ、 ７・・・・Ａ１電坂 ８・・
・・ボンディングツー）ｌｚ、９・・・・回路基＆
１０・・・・導体配線ｌＩ・・・・光硬化性樹服１２・
・・・加圧ツール、１３・・・・紫外亀ＬＳＩ テソ
７１
程別断面＠ 第３図、第４図は従来の実装技術を示す工
程断面図であも １・・・・絶縁性基板、 ２・・・・導電風 ３・・・
・絶縁風 ４・・・・開孔訊 ５・・・・金属突起 ６
・・・・ＬＳＩチップ、 ７・・・・Ａ１電坂 ８・・
・・ボンディングツー）ｌｚ、９・・・・回路基＆
１０・・・・導体配線ｌＩ・・・・光硬化性樹服１２・
・・・加圧ツール、１３・・・・紫外亀ＬＳＩ テソ
７１
Claims (2)
- （１）絶縁性基板の一主面に導電膜を有し、前記導電膜
上に形成された絶縁膜の所望部に、前記絶縁膜の厚みの
３倍以下よりなる直径または一辺を有する丸形または角
形の開孔部を有し、前記開孔部に前記絶縁膜の厚みの１
．５倍以下の厚みの金属突起を有したことを特徴とする
金属突起形成基板。 - （２）絶縁性基板の一主面に導電膜を形成する工程、前
記導電膜上に絶縁膜を形成し前記絶縁膜の所望部に前記
絶縁膜の厚みの３倍以下よりなる直径または一辺を有す
る、丸形または角形の開孔部を形成する工程、前記開孔
部に前記絶縁膜の厚みの１．５倍以下の厚みの金属突起
を形成する工程、前記金属突起と半導体素子の電極を合
致させ、熱圧着により前記金属突起の前記絶縁膜より突
出した部分のみ変形させ、前記半導体素子の電極と前記
金属突起を接合する工程、前記半導体素子を前記絶縁性
基板から引離し、前記金属突起を前記絶縁性基板から、
前記半導体素子の電極に転写する工程よりなることを特
徴とする半導体素子への突起電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2196635A JP2822630B2 (ja) | 1990-07-24 | 1990-07-24 | 半導体素子への突起電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2196635A JP2822630B2 (ja) | 1990-07-24 | 1990-07-24 | 半導体素子への突起電極形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0482226A true JPH0482226A (ja) | 1992-03-16 |
| JP2822630B2 JP2822630B2 (ja) | 1998-11-11 |
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ID=16361047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2196635A Expired - Fee Related JP2822630B2 (ja) | 1990-07-24 | 1990-07-24 | 半導体素子への突起電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2822630B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0729937A (ja) * | 1993-06-25 | 1995-01-31 | Canon Inc | 集電電極及び電極形成法 |
| US5478778A (en) * | 1991-08-30 | 1995-12-26 | Nec Corporation | Method of manufacturing a compact optical semiconductor module capable of being readily assembled with a high precision |
-
1990
- 1990-07-24 JP JP2196635A patent/JP2822630B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5478778A (en) * | 1991-08-30 | 1995-12-26 | Nec Corporation | Method of manufacturing a compact optical semiconductor module capable of being readily assembled with a high precision |
| JPH0729937A (ja) * | 1993-06-25 | 1995-01-31 | Canon Inc | 集電電極及び電極形成法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2822630B2 (ja) | 1998-11-11 |
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