JPH0363813B2 - - Google Patents
Info
- Publication number
- JPH0363813B2 JPH0363813B2 JP59200109A JP20010984A JPH0363813B2 JP H0363813 B2 JPH0363813 B2 JP H0363813B2 JP 59200109 A JP59200109 A JP 59200109A JP 20010984 A JP20010984 A JP 20010984A JP H0363813 B2 JPH0363813 B2 JP H0363813B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- wiring pattern
- substrate
- coating film
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/01—Manufacture or treatment
- H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
- H10W70/093—Connecting or disconnecting other interconnections thereto or therefrom, e.g. connecting bond wires or bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
- H10W70/65—Shapes or dispositions of interconnections
- H10W70/652—Cross-sectional shapes
- H10W70/6523—Cross-sectional shapes for connecting to pads at different heights at the same side of the package substrate, interposer or RDL
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
- H10W70/65—Shapes or dispositions of interconnections
- H10W70/654—Top-view layouts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はICチツプを基板上に搭載し基板上
の配線パターンと接続してなる集積回路装置に係
り、特にICチツプ上の入出力パツドと基板上の
配線パターンとを接続する手段に関する。
の配線パターンと接続してなる集積回路装置に係
り、特にICチツプ上の入出力パツドと基板上の
配線パターンとを接続する手段に関する。
ICチツプを基板上に実装する場合、ICチツプ
上の入出力パツドと基板上の配線パターンとの接
続には一般にワイヤボンデイング法が使用されて
いる。しかしながらICチツプ内部の集積度が高
まるにつれて、入出力パツドの数も多くなるの
で、ワイヤボンデイング法ではワイヤどうしの接
触という問題が生じてくる。実際、ICチツプ上
の入出力パツドの間隔が100μｍ程度までが、ワ
イヤボンデイング法を適用できる限界とされてい
る。また、今後実用化が進むと見られるGaAs化
合物半導体等を用いた超高速ICになると、ワイ
ヤボンデイング法ではワイヤの特性インピーダン
スと半導体配線および基板配線の特性インピーダ
ンスとの不整合が、高速動作に悪影響を及ぼすこ
とが予想される。
上の入出力パツドと基板上の配線パターンとの接
続には一般にワイヤボンデイング法が使用されて
いる。しかしながらICチツプ内部の集積度が高
まるにつれて、入出力パツドの数も多くなるの
で、ワイヤボンデイング法ではワイヤどうしの接
触という問題が生じてくる。実際、ICチツプ上
の入出力パツドの間隔が100μｍ程度までが、ワ
イヤボンデイング法を適用できる限界とされてい
る。また、今後実用化が進むと見られるGaAs化
合物半導体等を用いた超高速ICになると、ワイ
ヤボンデイング法ではワイヤの特性インピーダン
スと半導体配線および基板配線の特性インピーダ
ンスとの不整合が、高速動作に悪影響を及ぼすこ
とが予想される。
一方、ワイヤを使用せずにICチツプ上の入出
力パツドと基板上の配線パターンとを接続する方
法として、例えばフリツプチツプ法が知られてい
るが、フリツプチツプ法はICチツプの入出力パ
ツド上に金属バンプと呼ばれる特殊な金属端子を
設ける必要があり、ICチツプの集積度が高くな
り入出力パツドのピツチが高密度になると、この
金属バンプ形成工程が技術的に極めて難しく、高
価格化の原因ともなる。
力パツドと基板上の配線パターンとを接続する方
法として、例えばフリツプチツプ法が知られてい
るが、フリツプチツプ法はICチツプの入出力パ
ツド上に金属バンプと呼ばれる特殊な金属端子を
設ける必要があり、ICチツプの集積度が高くな
り入出力パツドのピツチが高密度になると、この
金属バンプ形成工程が技術的に極めて難しく、高
価格化の原因ともなる。
この発明の目的は、ワイヤを使用せず、また
ICチツプ上の入出力パツドに特殊な工程を施す
ことなく、ICチツプ上の入出力パツドと基板上
の配線パターンとが接続された集積回路装置を提
供することにある。
ICチツプ上の入出力パツドに特殊な工程を施す
ことなく、ICチツプ上の入出力パツドと基板上
の配線パターンとが接続された集積回路装置を提
供することにある。
この発明に係る集積回路装置は、ICチツプの
少なくとも側面部に絶縁性材料をコーテイング
し、該コーテイング膜上にICチツプ上の入出力
パツドと基板上の配線パターンとを接続するため
の配線パターンを形成したことを特徴とする。
少なくとも側面部に絶縁性材料をコーテイング
し、該コーテイング膜上にICチツプ上の入出力
パツドと基板上の配線パターンとを接続するため
の配線パターンを形成したことを特徴とする。
この発明によれば、ICチツプの側面上に設け
たコーテイング膜上に形成された配線パターンに
よつてICチツプ上の入出力パツドと基板上の配
線パターンとを接続するため、ワイヤボンデイン
グ法におけるような問題がなく、集積度の極めて
高いICチツプについても容易に基板上に実装す
ることができる。また、コーテイング膜上の配線
パターン形成部分に溝を形成する等により、この
配線パターンの配線抵抗を容易に低減させること
ができ、超高速ICチツプを実装する場合、安定
な高速動作を得ることが可能である。
たコーテイング膜上に形成された配線パターンに
よつてICチツプ上の入出力パツドと基板上の配
線パターンとを接続するため、ワイヤボンデイン
グ法におけるような問題がなく、集積度の極めて
高いICチツプについても容易に基板上に実装す
ることができる。また、コーテイング膜上の配線
パターン形成部分に溝を形成する等により、この
配線パターンの配線抵抗を容易に低減させること
ができ、超高速ICチツプを実装する場合、安定
な高速動作を得ることが可能である。
さらに、この発明ではワイヤを使用しない従来
のボンデイング法、例えばフリツプチツプ法等の
ようにICチツプ自体が特殊な端子を有するもの
である必要はなく、しかも入出力パツドが高密度
になつても容易にその配線を行なうことができる
という利点を有する。
のボンデイング法、例えばフリツプチツプ法等の
ようにICチツプ自体が特殊な端子を有するもの
である必要はなく、しかも入出力パツドが高密度
になつても容易にその配線を行なうことができる
という利点を有する。
第１図はこの発明の一実施例に係る集積回路装
置の斜視図であり、基板１上にICチツプ２が実
装された状態を示している。
置の斜視図であり、基板１上にICチツプ２が実
装された状態を示している。
第１図において、ICチツプ２は上面に入出力
パツド３を有する。ICチツプ２の側面部には絶
縁性材料、好ましくはポリイミド等の高分子材料
からなるコーテイング膜４が被着形成されてい
る。このコーテイング膜４は、この例では入出力
パツド３に対応した位置に基板１上に垂直に伸び
た溝５を有する。そして、コーテイング膜４の溝
５内に例えばCu、Au等の金属からなる配線パタ
ーン６が形成され、これらの配線パターン６によ
りICチツプ２上の入出力パツド３と基板１上の
配線パターン７とが接続されている。基板１上の
配線パターン７はコーテイング膜４上の配線パタ
ーン６と同様の材料でよい。なお、コーテイング
膜４上の配線パターン５と、ICチツプ２上の入
出力パツド３および基板１上の配線パターン７と
の接続は、導体ペースト（低融点半田でもよい）
８，９によつて行なわれる。基板１上へのICチ
ツプ２の機械的に保持は、通常行なわれているダ
イボンデイング等の方法で行なえばよい。
パツド３を有する。ICチツプ２の側面部には絶
縁性材料、好ましくはポリイミド等の高分子材料
からなるコーテイング膜４が被着形成されてい
る。このコーテイング膜４は、この例では入出力
パツド３に対応した位置に基板１上に垂直に伸び
た溝５を有する。そして、コーテイング膜４の溝
５内に例えばCu、Au等の金属からなる配線パタ
ーン６が形成され、これらの配線パターン６によ
りICチツプ２上の入出力パツド３と基板１上の
配線パターン７とが接続されている。基板１上の
配線パターン７はコーテイング膜４上の配線パタ
ーン６と同様の材料でよい。なお、コーテイング
膜４上の配線パターン５と、ICチツプ２上の入
出力パツド３および基板１上の配線パターン７と
の接続は、導体ペースト（低融点半田でもよい）
８，９によつて行なわれる。基板１上へのICチ
ツプ２の機械的に保持は、通常行なわれているダ
イボンデイング等の方法で行なえばよい。
ICチツプ２の側面上のコーテイング膜４は、
例えば第２図に示すような方法によつて形成する
ことができる。すなわち、コーテイング膜４に形
成すべき溝５に対応した突条１１を内面に有する
枠状の治具（型）１０の内側にICチツプ２をセ
ツトし、治具１０の内外両面を貫通した注入口１
２よりゲル状となつたポリイミド等の高分子材料
１３を注入し、注入後、加熱して硬化させる。そ
して高分子材料１３の硬化後、治具１０を取外せ
ば高分子材料からなるコーテイング膜４が側面に
形成された、第１図中に示したようなICチツプ
２が得られる。
例えば第２図に示すような方法によつて形成する
ことができる。すなわち、コーテイング膜４に形
成すべき溝５に対応した突条１１を内面に有する
枠状の治具（型）１０の内側にICチツプ２をセ
ツトし、治具１０の内外両面を貫通した注入口１
２よりゲル状となつたポリイミド等の高分子材料
１３を注入し、注入後、加熱して硬化させる。そ
して高分子材料１３の硬化後、治具１０を取外せ
ば高分子材料からなるコーテイング膜４が側面に
形成された、第１図中に示したようなICチツプ
２が得られる。
こうしてICチツプ２の側面上に形成されたコ
ーテイング膜４上に、例えば蒸着その他の薄膜技
術によりCr、Ti等を接着層としてCu、Au等を被
着形成し、さらにドライエツチング等によりパタ
ーニングして配線パターン６を形成した後、基板
１上に搭載し、配線パターン６と入出力パツド３
および基板１上の配線パターン７とを導体ペース
ト８，９により電気的に接続することで、第１図
に示した集積回路装置が得られる。
ーテイング膜４上に、例えば蒸着その他の薄膜技
術によりCr、Ti等を接着層としてCu、Au等を被
着形成し、さらにドライエツチング等によりパタ
ーニングして配線パターン６を形成した後、基板
１上に搭載し、配線パターン６と入出力パツド３
および基板１上の配線パターン７とを導体ペース
ト８，９により電気的に接続することで、第１図
に示した集積回路装置が得られる。
以上のように構成されたこの発明に基く集積回
路装置においては、ICチツプ２が入出力パツド
３が例えば10μｍ程度のピツチで配列形成された
ような非常に集積度の高いものである場合でも、
コーテイング膜４上に形成された配線パターン６
によつて入出力パツド３と基板１上の配線パター
ン７とを短絡、接続不良等を起こすことなく確実
に接続することができる。また、上記実施例では
コーテイング膜４上の配線パターン６が溝５内に
形成されているため、その配線抵抗をワイヤボン
デイング等の場合に比べ大幅に下げることがで
き、また溝５の深さおよび配線パターン６の厚さ
等を調整することにより特性インピーダンスの整
合を得ることができる。従つてICチツプ２が例
えばGaAs化合物半導体を用いた超高速論理ICの
ようなものである場合でも、その高速動作を十分
に保障することが可能である。
路装置においては、ICチツプ２が入出力パツド
３が例えば10μｍ程度のピツチで配列形成された
ような非常に集積度の高いものである場合でも、
コーテイング膜４上に形成された配線パターン６
によつて入出力パツド３と基板１上の配線パター
ン７とを短絡、接続不良等を起こすことなく確実
に接続することができる。また、上記実施例では
コーテイング膜４上の配線パターン６が溝５内に
形成されているため、その配線抵抗をワイヤボン
デイング等の場合に比べ大幅に下げることがで
き、また溝５の深さおよび配線パターン６の厚さ
等を調整することにより特性インピーダンスの整
合を得ることができる。従つてICチツプ２が例
えばGaAs化合物半導体を用いた超高速論理ICの
ようなものである場合でも、その高速動作を十分
に保障することが可能である。
なお、この発明は上記実施例に限定されるもの
ではなく、例えば上記実施例ではコーテイング膜
をICチツプの側面にのみ形成したが、上面にも
形成してもよい。その場合、基板上のICチツプ
のさらに上に別のICチツプを載せた２階建て構
造とし、その上側のICチツプの入出力パツドを
下側のICチツプ上面と側面上に形成した配線パ
ターンを介して基板上の配線パターンと接続する
ことができる。勿論、さらに多層階構造にするこ
とも可能である。
ではなく、例えば上記実施例ではコーテイング膜
をICチツプの側面にのみ形成したが、上面にも
形成してもよい。その場合、基板上のICチツプ
のさらに上に別のICチツプを載せた２階建て構
造とし、その上側のICチツプの入出力パツドを
下側のICチツプ上面と側面上に形成した配線パ
ターンを介して基板上の配線パターンと接続する
ことができる。勿論、さらに多層階構造にするこ
とも可能である。
第１図はこの発明の一実施例に係る集積回路装
置の構成を示す斜視図、第２図は同実施例装置に
おけるICチツプ側面上のコーテイング膜の形成
工程を示す図である。 １……基板、２……ICチツプ、３……入出力
パツド、４……コーテイング膜、５……溝、６…
…コーテイング膜上の配線パターン、７……基板
上の配線パターン、８，９……導体ペースト、１
０……コーテイング用治具、１１……突条、１２
……注入口、１３……高分子材料。
置の構成を示す斜視図、第２図は同実施例装置に
おけるICチツプ側面上のコーテイング膜の形成
工程を示す図である。 １……基板、２……ICチツプ、３……入出力
パツド、４……コーテイング膜、５……溝、６…
…コーテイング膜上の配線パターン、７……基板
上の配線パターン、８，９……導体ペースト、１
０……コーテイング用治具、１１……突条、１２
……注入口、１３……高分子材料。
Claims (1)
- 【特許請求の範囲】 １ ICチツプを基板上に搭載し、ICチツプ上の
入出力パツドと基板上の配線パターンと接続して
なる集積回路装置において、前記ICチツプの少
なくとも側面部に絶縁性材料をコーテイングし、
該コーテイング膜上に前記ICチツプ上の入出力
パツドと前記基板上の配線パターンとを接続する
ための配線パターンを形成したことを特徴とする
集積回路装置。 ２ コーテイング膜は溝を有し、この溝内にIC
チツプ上の入出力パツドと基板上の配線パターン
とを接続するための配線パターンを形成したこと
を特徴とする特許請求の範囲第１項記載の集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59200109A JPS6178132A (ja) | 1984-09-25 | 1984-09-25 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59200109A JPS6178132A (ja) | 1984-09-25 | 1984-09-25 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6178132A JPS6178132A (ja) | 1986-04-21 |
| JPH0363813B2 true JPH0363813B2 (ja) | 1991-10-02 |
Family
ID=16418975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59200109A Granted JPS6178132A (ja) | 1984-09-25 | 1984-09-25 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6178132A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100784388B1 (ko) * | 2006-11-14 | 2007-12-11 | 삼성전자주식회사 | 반도체 패키지 및 제조방법 |
| US7843046B2 (en) * | 2008-02-19 | 2010-11-30 | Vertical Circuits, Inc. | Flat leadless packages and stacked leadless package assemblies |
| US9082438B2 (en) | 2008-12-02 | 2015-07-14 | Panasonic Corporation | Three-dimensional structure for wiring formation |
| US9070393B2 (en) | 2009-01-27 | 2015-06-30 | Panasonic Corporation | Three-dimensional structure in which wiring is provided on its surface |
| KR20130091794A (ko) | 2009-01-27 | 2013-08-19 | 파나소닉 주식회사 | 반도체 칩의 실장 방법, 그 방법을 이용하여 얻어진 반도체 장치 및 반도체 칩의 접속 방법, 및, 표면에 배선이 설치된 입체 구조물 및 그 제법 |
-
1984
- 1984-09-25 JP JP59200109A patent/JPS6178132A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6178132A (ja) | 1986-04-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100265616B1 (ko) | 도전성 폴리머 및 유전체를 이용한 플립칩 | |
| USRE37882E1 (en) | Semiconductor device manufacturing method | |
| US4486945A (en) | Method of manufacturing semiconductor device with plated bump | |
| JP3142723B2 (ja) | 半導体装置及びその製造方法 | |
| US5226232A (en) | Method for forming a conductive pattern on an integrated circuit | |
| US5010389A (en) | Integrated circuit substrate with contacts thereon for a packaging structure | |
| US4466181A (en) | Method for mounting conjoined devices | |
| KR20050037430A (ko) | 반도체 패키지 디바이스와 그의 형성 및 테스트 방법 | |
| US8061024B2 (en) | Method of fabricating a circuit board and semiconductor package. | |
| CN105895605A (zh) | 一种薄芯片贴装基板扇出型封装结构及其制造方法 | |
| JPH0363813B2 (ja) | ||
| JPH09232506A (ja) | 半導体装置およびその製造方法 | |
| US11508691B2 (en) | Semiconductor structure with nano-twinned metal coating layer and fabrication method thereof | |
| US20040003940A1 (en) | Circuit board for flip-chip semiconductor package and fabrication method thereof | |
| JPH03129745A (ja) | 半導体装置の実装方法 | |
| US20070267730A1 (en) | Wafer level semiconductor chip packages and methods of making the same | |
| JP2597809B2 (ja) | 半導体装置の製造方法 | |
| JP2739366B2 (ja) | 電子部品搭載用基板 | |
| JP3021508B2 (ja) | 導電突起の形成方法 | |
| JP2784209B2 (ja) | 半導体装置 | |
| JPS60110129A (ja) | 半導体装置の製造方法 | |
| JPH04314382A (ja) | 配線基板の製造方法 | |
| JPH0385740A (ja) | 半導体装置 | |
| JPH05326629A (ja) | フリップチップの実装方法 | |
| JPS6388835A (ja) | フリツプチツプ用パツケ−ジ |