JPH0350734A - 集積回路の製造方法 - Google Patents
集積回路の製造方法Info
- Publication number
- JPH0350734A JPH0350734A JP1185356A JP18535689A JPH0350734A JP H0350734 A JPH0350734 A JP H0350734A JP 1185356 A JP1185356 A JP 1185356A JP 18535689 A JP18535689 A JP 18535689A JP H0350734 A JPH0350734 A JP H0350734A
- Authority
- JP
- Japan
- Prior art keywords
- film
- bump
- metal film
- electrode
- passivation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は集積回路の製造方法に関し、特に外部接続端子
である電極用金バンプを有する集積回路に関する。
である電極用金バンプを有する集積回路に関する。
〔従来の技術Ｊ
従来、集積回路の電極用金バンプの製造方法に関しては
数多くの提案がなされ、改良が加えられている。第２図
は、従来の電極用金バンプの製造工程を断面図により示
したものである。
数多くの提案がなされ、改良が加えられている。第２図
は、従来の電極用金バンプの製造工程を断面図により示
したものである。
従来は第２図に示すように、集積回路全面に前記第１金
属膜、第２金属膜、第３金属膜を順次形成し、その上に
、フォトレジスト膜を塗布する。
属膜、第２金属膜、第３金属膜を順次形成し、その上に
、フォトレジスト膜を塗布する。
このフォトレジスト膜の開口部は、パッシベーション開
口部全体を含む０次に、前記フォトレジスト膜をマスク
として電解メッキによりバンプ型電極を形成した後、前
記フォトレジスト膜を剥離除去する。レジスト膜除去後
、ウェットエツチングにより前記第３金属膜を除去し、
ドライエツチングによりバンプ型電極をマスク材として
前記第２金属膜を除去する。最後に、ウェットエツチン
グにより前記第２金属膜をマスク材として前記第３金属
膜を除去する。
口部全体を含む０次に、前記フォトレジスト膜をマスク
として電解メッキによりバンプ型電極を形成した後、前
記フォトレジスト膜を剥離除去する。レジスト膜除去後
、ウェットエツチングにより前記第３金属膜を除去し、
ドライエツチングによりバンプ型電極をマスク材として
前記第２金属膜を除去する。最後に、ウェットエツチン
グにより前記第２金属膜をマスク材として前記第３金属
膜を除去する。
この様に形成された集積回路では、以下に示す欠点があ
った。
った。
まず、ウェットエツチングを用いる製造方法であるため
、過剰エツチングや電池反応によりサイドエッチが生じ
、バンプ型電極の密着強度不良が発生する。
、過剰エツチングや電池反応によりサイドエッチが生じ
、バンプ型電極の密着強度不良が発生する。
また、フォトレジストを塗布し開口部を形成する工程に
おいて、フォトレジスト膜の開口部がパッシベーション
開口部全体を含んで形成されるため、前記フォトレジス
ト膜をマスクとして形成されるバンプ型電極は、アルミ
パッド上のパッシベーションを一部含んだ部分を下地と
して形成される。この構造では、外部引出電極との接合
の際、大きな熱的１機械的ダメージを受けると、パッシ
ベーションにクラックが入ってしまったり、アルミパッ
ド下の酸化膜やシリコン基板にクラックが生じ、基板か
らバンプ型電極が剥離してしまう問題があった。
おいて、フォトレジスト膜の開口部がパッシベーション
開口部全体を含んで形成されるため、前記フォトレジス
ト膜をマスクとして形成されるバンプ型電極は、アルミ
パッド上のパッシベーションを一部含んだ部分を下地と
して形成される。この構造では、外部引出電極との接合
の際、大きな熱的１機械的ダメージを受けると、パッシ
ベーションにクラックが入ってしまったり、アルミパッ
ド下の酸化膜やシリコン基板にクラックが生じ、基板か
らバンプ型電極が剥離してしまう問題があった。
〔発明が解決しようとする課題１
本発明は、前記従来技術の欠点を解消しようとするもの
であり、密着強度が高く、高い実装安定性を有するバン
プ型電極を、簡便な工程で形成できる集積回路の製造方
法を提供する事にある。
であり、密着強度が高く、高い実装安定性を有するバン
プ型電極を、簡便な工程で形成できる集積回路の製造方
法を提供する事にある。
［課題を解決するための手段］
集積回路の電極パッド上にバンプ型電極を形成する方法
において、 （ａ）集積回路全面に、密着層としての第１金属膜、相
互拡散バリア膜としての第２金属膜および電解メッキの
下地電極としての第３金属膜とを順次形成する第１の工
程と。
において、 （ａ）集積回路全面に、密着層としての第１金属膜、相
互拡散バリア膜としての第２金属膜および電解メッキの
下地電極としての第３金属膜とを順次形成する第１の工
程と。
（ｂ）前記金属膜上に、フォトレジスト膜を形成する工
程において、その開口部がパッシベーション開口部の内
部に形成されるようにする第２の工程と。
程において、その開口部がパッシベーション開口部の内
部に形成されるようにする第２の工程と。
（ｃ）前記フォトレジスト膜をマスクとし、前記第３金
属膜を電極として電解メッキを行い、キノコ状のバンプ
型電極の外周部がパッシベーション開口部の外側まで形
成されるようにする第３の工程と、 （ｄ）前記フォトレジスト膜を剥離除去する第４の工程
と、 （ｅ）前記バンプ型電極をエツチングのマスク材として
、前記第１金属膜、第２基金属膜、第３金属膜を自己整
合的に乾式エツチング除去する第５の工程 から成ることを特徴とする、集積回路の製造方法。
属膜を電極として電解メッキを行い、キノコ状のバンプ
型電極の外周部がパッシベーション開口部の外側まで形
成されるようにする第３の工程と、 （ｄ）前記フォトレジスト膜を剥離除去する第４の工程
と、 （ｅ）前記バンプ型電極をエツチングのマスク材として
、前記第１金属膜、第２基金属膜、第３金属膜を自己整
合的に乾式エツチング除去する第５の工程 から成ることを特徴とする、集積回路の製造方法。
〔実 施 例１
以下、本発明の実施例について、図面を参り、召して説
明する。
明する。
第１図（ａ）〜（ｅ）は本発明の詳細な説明するための
工程順に示した断面図である。
工程順に示した断面図である。
第１図（ａ）に示すように、拡散、配線、絶縁膜工程の
終了した集積回路表面のパッシベーション膜１１および
電極パッド１２の上に密着層として、Ｏ，ｌｕｍ 〜０
．２ｕｍのＴｉ膜１３と相互拡散バリア膜として、０．
１μｍ〜０．２μｍのｐｔ膜１４と、メッキ下地層とし
て、Ｏ，ｌｕｍ〜０．３μｍのＡｕ膜１５を順次、スパ
ッタ法により形成する。
終了した集積回路表面のパッシベーション膜１１および
電極パッド１２の上に密着層として、Ｏ，ｌｕｍ 〜０
．２ｕｍのＴｉ膜１３と相互拡散バリア膜として、０．
１μｍ〜０．２μｍのｐｔ膜１４と、メッキ下地層とし
て、Ｏ，ｌｕｍ〜０．３μｍのＡｕ膜１５を順次、スパ
ッタ法により形成する。
次に、第１図（ｂ）に示すように、前記金属謹上にフォ
トレジスト被膜１６を塗布し、そのバンプ型電極形成用
の開口部を、パッシベーション開口部の内部に形成する
。
トレジスト被膜１６を塗布し、そのバンプ型電極形成用
の開口部を、パッシベーション開口部の内部に形成する
。
次に、第１図（ｃ）に示すように、フォトレジスト開口
部１７に電解Ａｕメッキにより１５〜３０μｍ厚のＡｕ
バンプ１８を形成する。
部１７に電解Ａｕメッキにより１５〜３０μｍ厚のＡｕ
バンプ１８を形成する。
次に、第１図（ｄ）に示すように、フォトレジスト１６
を剥離液により除去する。
を剥離液により除去する。
次に、第１図（ｅ）に示すように、イオンミーノング、
スパッタエツチング等の乾式エツチングにより、前記Ａ
ｕバンプ１８をマスクとして、前記Ｔｉ膜１３、Ｐｔ１
ｌｉ１４、Ａｕ１１！１５をエツチング除去する。
スパッタエツチング等の乾式エツチングにより、前記Ａ
ｕバンプ１８をマスクとして、前記Ｔｉ膜１３、Ｐｔ１
ｌｉ１４、Ａｕ１１！１５をエツチング除去する。
以上の工程により、金バンプ電極が集積回路上に形成さ
れる。
れる。
このようにして形成された金バンプ電極は、密着強度が
高く、実装時の熱的、機械的応力がアルミパッドで吸収
される構造になっているため、高い実装安定性を有する
。
高く、実装時の熱的、機械的応力がアルミパッドで吸収
される構造になっているため、高い実装安定性を有する
。
［発明の効果］
以上説明したように、本発明によれば、密着強度に優れ
、高い実装安定性を有するバンプ型電極を容易に製造す
ることができる。
、高い実装安定性を有するバンプ型電極を容易に製造す
ることができる。
第１図（ａ）〜（ｅ）は、本発明の詳細な説明するため
の工程順に示した断面図である。 第２図（ａ）〜（ｆ）は、従来技術を説明するための工
程順に示した断面図である。 １０ ・ １１ ・ ｌ ２ ・ ｌ ３ ・ １４ ・ ｌ ５ ・ ｌ ６ ・ １７ ・ １８ ・ ２０ ・ ２ ｌ ・ ２２ ・ ２３ ・ ２４ ・ ２５ ・ ２６ ・ ・集積回路基板 ・パッシベーション膜 ・電極パッド ・Ｔｉ１ｌ＠ ・ｐｔ膜 ・Ａｕ膜 ・フォトレジスト膜 ・開口部 ・Ａｕバンプ ・集積回路基板 ・パッシベーション用莫 ・電極パッド ・Ｔｉ膜 ・ｐｔ膿 ・Ａｕ膜 ・フォトレジスト膜 ２７ ・ ・Ａｕバンプ 以 上
の工程順に示した断面図である。 第２図（ａ）〜（ｆ）は、従来技術を説明するための工
程順に示した断面図である。 １０ ・ １１ ・ ｌ ２ ・ ｌ ３ ・ １４ ・ ｌ ５ ・ ｌ ６ ・ １７ ・ １８ ・ ２０ ・ ２ ｌ ・ ２２ ・ ２３ ・ ２４ ・ ２５ ・ ２６ ・ ・集積回路基板 ・パッシベーション膜 ・電極パッド ・Ｔｉ１ｌ＠ ・ｐｔ膜 ・Ａｕ膜 ・フォトレジスト膜 ・開口部 ・Ａｕバンプ ・集積回路基板 ・パッシベーション用莫 ・電極パッド ・Ｔｉ膜 ・ｐｔ膿 ・Ａｕ膜 ・フォトレジスト膜 ２７ ・ ・Ａｕバンプ 以 上
Claims (1)
- 【特許請求の範囲】 集積回路の電極パッド上にバンプ型電極を形成する方法
において、 （ａ）集積回路全面に、密着膜としての第１金属膜、相
互拡散バリア膜としての第２金属膜および電解メッキの
下地電極としての第３金属膜とを順次形成する第１の工
程と、 （ｂ）前記金属膜上に、フォトレジスト膜を形成する工
程において、その開口部がパッシベーション開口部の内
部に形成されるようにする第２の工程と、 （ｃ）前記フォトレジスト膜をマスクとし、前記第３金
属膜を電極として電解メッキを行い、キノコ状のバンプ
型電極の外周部がパッシベーション開口部の外側まで形
成されるようにする第３の工程と、 （ｄ）前記フォトレジスト膜を剥離除去する第４の工程
と、 （ｅ）前記バンプ型電極をエッチングのマスク材として
、前記第１金属膜、第２金属膜、第３金属膜を自己整合
的に乾式エッチング除去する第５の工程 から成ることを特徴とする集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1185356A JPH0350734A (ja) | 1989-07-18 | 1989-07-18 | 集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1185356A JPH0350734A (ja) | 1989-07-18 | 1989-07-18 | 集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0350734A true JPH0350734A (ja) | 1991-03-05 |
Family
ID=16169356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1185356A Pending JPH0350734A (ja) | 1989-07-18 | 1989-07-18 | 集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0350734A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2707797A1 (fr) * | 1993-07-15 | 1995-01-20 | Samsung Electronics Co Ltd | Procédé de fabrication de bosses pour puces. |
| JP2002170840A (ja) * | 2000-09-25 | 2002-06-14 | Ibiden Co Ltd | 半導体素子及び半導体素子を内蔵する多層プリント配線板の製造方法 |
| US7842887B2 (en) | 2000-02-25 | 2010-11-30 | Ibiden Co., Ltd. | Multilayer printed circuit board |
| US7852634B2 (en) | 2000-09-25 | 2010-12-14 | Ibiden Co., Ltd. | Semiconductor element, method of manufacturing semiconductor element, multi-layer printed circuit board, and method of manufacturing multi-layer printed circuit board |
-
1989
- 1989-07-18 JP JP1185356A patent/JPH0350734A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2707797A1 (fr) * | 1993-07-15 | 1995-01-20 | Samsung Electronics Co Ltd | Procédé de fabrication de bosses pour puces. |
| US7842887B2 (en) | 2000-02-25 | 2010-11-30 | Ibiden Co., Ltd. | Multilayer printed circuit board |
| US8079142B2 (en) | 2000-02-25 | 2011-12-20 | Ibiden Co., Ltd. | Printed circuit board manufacturing method |
| US8186045B2 (en) | 2000-02-25 | 2012-05-29 | Ibiden Co., Ltd. | Multilayer printed circuit board and multilayer printed circuit board manufacturing method |
| US8438727B2 (en) | 2000-02-25 | 2013-05-14 | Ibiden Co., Ltd. | Multilayer printed circuit board and multilayer printed circuit board manufacturing method |
| JP2002170840A (ja) * | 2000-09-25 | 2002-06-14 | Ibiden Co Ltd | 半導体素子及び半導体素子を内蔵する多層プリント配線板の製造方法 |
| US7852634B2 (en) | 2000-09-25 | 2010-12-14 | Ibiden Co., Ltd. | Semiconductor element, method of manufacturing semiconductor element, multi-layer printed circuit board, and method of manufacturing multi-layer printed circuit board |
| US7855342B2 (en) | 2000-09-25 | 2010-12-21 | Ibiden Co., Ltd. | Semiconductor element, method of manufacturing semiconductor element, multi-layer printed circuit board, and method of manufacturing multi-layer printed circuit board |
| US7893360B2 (en) | 2000-09-25 | 2011-02-22 | Ibiden Co., Ltd. | Semiconductor element, method of manufacturing semiconductor element, multi-layer printed circuit board, and method of manufacturing multi-layer printed circuit board |
| US7908745B2 (en) | 2000-09-25 | 2011-03-22 | Ibiden Co., Ltd. | Method of manufacturing multi-layer printed circuit board |
| US7999387B2 (en) | 2000-09-25 | 2011-08-16 | Ibiden Co., Ltd. | Semiconductor element connected to printed circuit board |
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