JPH0482264A - 半導体メモリ - Google Patents

半導体メモリ

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Publication number
JPH0482264A
JPH0482264A JP2196822A JP19682290A JPH0482264A JP H0482264 A JPH0482264 A JP H0482264A JP 2196822 A JP2196822 A JP 2196822A JP 19682290 A JP19682290 A JP 19682290A JP H0482264 A JPH0482264 A JP H0482264A
Authority
JP
Japan
Prior art keywords
polycrystalline
film
transistors
transistor
channel region
Prior art date
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Pending
Application number
JP2196822A
Other languages
English (en)
Inventor
Shigeki Kayama
加山　茂樹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
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Publication date
Application filed by Sony Corp filed Critical Sony Corp
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Priority to KR1019910012448A priority patent/KR920003526A/ko
Priority to DE69127666T priority patent/DE69127666T2/de
Priority to EP91112271A priority patent/EP0468422B1/en
Publication of JPH0482264A publication Critical patent/JPH0482264A/ja
Priority to US07/925,306 priority patent/US5241204A/en
Pending legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、積層ＣＭＯ３型ＳＲＡＭと称されている半導
体メモリに関するものである。
〔発明の概要〕
本発明は、上記の様な半導体メモリにおいて、負荷用の
薄膜トランジスタのチャネル領域に屈曲部を設けること
によって、待機時電流を低くして、高いデータ保持特性
を得ることができる様にしたものである。
〔従来の技術〕
第２図は、完全ＣＭＯ３型ＳＲＡＭのメモリセルを示し
ている。このメモリセルでは、一対ずつの駆動用のｎＭ
Ｏ３）ランジスタＩＬＩ２と負荷用のｐＭＯ３ｌ−ラン
ジスタ１３．１４とでフリップフロップが構成されてい
る。そして、このフリップフロップと一対の転送用のｎ
ＭＯ３）ランジスタ１５．１６とでメモリセルが構成さ
れている。
ｎＭＯ３）ランジスタ１１．１２のソース領域には接地
線２１が接続されており、ｐＭＯＳトランジスタ１３．
１４のソース領域には電ＢＷＡ２２．２３が接続されて
いる。また、ワード線２４がｎＭＯＳトランジスタ１５
．１６のゲート電極になっており、これらのｎＭＯ３ト
ランジスタ１５．１６の各々の一方のソース・ドレイン
領域にビソト線２５．２６が接続されている。
この様な完全ＣＭＯ３型ＳＲＡＭの一種に、２ＭＯ３）
ランジスタ１３．１４を薄膜トランジスタで形成し、こ
れらの薄膜トランジスタをｎＭ。
Ｓトランジスタ１１．１２上に積層させた積層０ＭＯ３
型ＳＲＡＭがある。
第３図は、本願の出願人が特願平１−９１５１９号にお
いて提案した積層０ＭＯ３型ＳＲＡＭのうちのｐＭＯ３
）ランジスタ１３．１４を示している。
この積層０ＭＯ３型ＳＲＡＭでは、ｎＭＯｓトランジス
タ１１．１２の上層の多結晶Ｓｉ膜３１．３２でｐＭＯ
３）ランジスタ１３．１４のゲート電極が形成されてお
り、更にその上層の多結晶Ｓｉ膜３３．３４でｐＭＯ３
）ランジスタ１３．１４の活性領域と電源線２２．２３
とが形成されている。
従って、多結晶Ｓｉ膜３３のうちで多結晶Ｓｉ膜３１と
の重畳部分がｐＭＯｓトランジスタ１３のチャネル領域
になっており、多結晶Ｓｉ膜３４のうちで多結晶Ｓｉ膜
３２との重畳部分がｐＭＯ３）ランジスタ１４のチャネ
ル領域になっている。
なお、多結晶Ｓｉ膜３３．３４のうちのｐＭＯｓトラン
ジスタ１３．１４のドレイン領域は、コンタクト孔３３
ａ、３４ａを介して多結晶Ｓｉ膜３２．３１に夫々接続
されている。
〔発明が解決しようとする課題〕
ところが、上述の積層０ＭＯ３型ＳＲＡＭでは、第３図
から明らかな様に、ｐＭＯ３）ランジスタ１３．１４の
チャネル領域が直線状である。このため、このメモリセ
ル面積では、ｐＭＯ３）ランジスタ１３．１４のチャネ
ル長をこれ以上には長くすることができない。
従って、上述の積層０ＭＯ３型ＳＲＡＭでは、ｐＭＯ３
）ランジスタ１３．１４のリーク電流、即ち待機時電流
を低くして、高いデータ保持特性を得ることが難しい。
［課題を解決するだめの手段］ 本発明による半導体メモリでは、負荷用の薄膜トランジ
スタ１３．１４のチャネル領域が屈曲部を有している。
［作用］ 本発明による半導体メモリでは、負荷用の薄膜トランジ
スタ１３．１４のチャネル領域が直線状の場合に比べて
、メモリセル面積が同じでも、チャネル長を長くするこ
とができる。
〔実施例〕
以下、積層０ＭＯ３型ＳＲＡＭに適用した本発明の一実
施例を、第１図及び第２図を参照しながら説明する。
本実施例では、ｎＭＯｓトランジスタ１１．１２．１５
．１６のソース・ドレイン領域であるｎ゛拡散層３５ａ
〜３５ｇが、Ｓｉ基体中に形成されており、ｎＭＯ３）
ランジスタ１１．１２のゲート電極とワード線２４とが
、Ｓｉ基体上の第１層目の多結晶Ｓｉ膜３６〜３８で形
成されている。
多結晶Ｓｉ膜３６は、コンタクト孔３６ａ、３６ｂを介
してｎ゛拡散層３５ｄ、３５ｆに夫々埋込みコンタクト
されており、多結晶Ｓｉ膜３７は、コンタクト孔３７ａ
を介してｎ゛拡散層３５ｂに埋込みコンタクトされてい
る。
接地線２１は、第２層目の多結晶Ｓｉ膜４１で形成され
ており、この多結晶Ｓｉ膜４１は、コンタクト孔４１ａ
、４１ｂを介してｎ゛拡散層３５ａ、３５ｃに接続され
ている。
多結晶Ｓｉ膜４１と同じ第２層目の多結晶Ｓｉ膜４２が
、ｎ゛拡散層３５ｅ上から多結晶Ｓｉ膜３８上にまで延
びており、また多結晶Ｓｉ膜４３が、ｎ゛拡散層３５ｇ
上から隣接メモリセルのワード線である多結晶Ｓｉ膜４
４上にまで延びている。
多結晶Ｓｉ膜４２．４３は、コンタクト孔４２ａ、４３
ａを介してｎ°拡散層３５ｅ、３５ｇに夫々接続されて
いる。
ｐＭＯ３ｌ−ランジスタ１３．１４のゲート電極は、第
３層目の多結晶Ｓｉ膜３１．３２で形成されており、こ
れらの多結晶Ｓｉ膜３１．３２は、コンタクト孔３１ａ
、３２ａを介して多結晶Ｓｉ膜３６．３７に夫々接続さ
れている。
ｐＭＯ３）ランジスタ１３．１４の活性領域と電源線２
２．２３とは、第４層目の多結晶Ｓｉ膜３３．３４で形
成されており、これらの多結晶Ｓｉ膜３３．３４のうち
のｐＭＯＳトランジスタ１３．１４のドレイン領域は、
コンタクト孔３３ａ、３４ａを介して多結晶Ｓｉ膜３２
．３１に夫々接続されている。
従って、多結晶Ｓｉ膜３３のうちで多結晶Ｓｉ膜３１と
の重畳部分がｐＭＯ３）ランジスタ１３のチャネル領域
になっており、多結晶Ｓｉ膜３４のうちで多結晶Ｓｉ膜
３２との重畳部分がｐＭＯ３）ランジスタ１４のチャネ
ル領域になっている。
ビット線２５．２６は、多結晶Ｓｉ膜３３．３４の上層
の＾ｌ膜（図示せず）で形成されており、これらのへ！
膜は、コンタクト孔２５ａ、２６ａを介して多結晶Ｓｉ
膜４２．４３に夫々接続されている。
以上の様な本実施例では、第１図から明らかな様に、ｐ
ＭＯ３）ランジスタ１３．１４のチャネル領域が屈曲部
を有している。このため、第３図の場合とメモリセル面
積が同じでも、ｐＭＯ３）ランジスタ１３．１４のチャ
ネル長を第３図の場合よりも長くすることができる。具
体的には、本実施例のメモリセル面積は３．４　μｍＸ
５．５２５μｍであるが、２．３μｍのチャネル長を確
保することができる。
〔発明の効果〕
本発明による半導体メモリでは、負荷用の薄膜トランジ
スタのチャネル長を長くすることができるので、リーク
電流、即ち待機時電流を低くして、高いデータ保持特性
を得ることができる。
【図面の簡単な説明】
第１図は本発明の一実施例の平面図、第２図は本発明を
適用し得る完全ＣＭＯ５型ＳＲＡＭの等価回路図である
。 第３図は本願の出願人が先願中で提案した本発明の先行
例の平面図である。 なお図面に用いた符号において、 １３．１４−−−−　ｐ　ＭＯＳ　）ランジスタである
。

Claims (1)

  1. 【特許請求の範囲】 薄膜トランジスタを負荷素子とするフリップフロップを
    用いてメモリセルが構成されている半導体メモリにおい
    て、 前記薄膜トランジスタのチャネル領域が屈曲部を有して
    いる半導体メモリ。
JP2196822A 1990-07-25 1990-07-25 半導体メモリ Pending JPH0482264A (ja)

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JP2196822A JPH0482264A (ja) 1990-07-25 1990-07-25 半導体メモリ
KR1019910012448A KR920003526A (ko) 1990-07-25 1991-07-20 반도체메모리
DE69127666T DE69127666T2 (de) 1990-07-25 1991-07-22 Halbleiterspeicher
EP91112271A EP0468422B1 (en) 1990-07-25 1991-07-22 Semiconductor memory
US07/925,306 US5241204A (en) 1990-07-25 1992-08-04 Semiconductor memory

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08236645A (ja) * 1995-02-28 1996-09-13 Nec Corp スタティック型メモリセル

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EP0468422A2 (en) 1992-01-29
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EP0468422B1 (en) 1997-09-17
DE69127666D1 (de) 1997-10-23

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