JPH0482341A - バス使用権制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、同期型バスマスタと非同期型バスマスタによ
り共有されるバスのバス使用権の制御を行なうバス使用
権制御方法に関する。

（従来の技術） 複数のバスマスタがバスを共有する装置（バスシステム
）において、各バスマスタは、バスを使用することを許
容するバス使用権を獲得した後、バスの使用を開始する
。また、バスマスタとしては、同期型バスマスタと、非
同期型（ハンドシェーク型）バスマスタの２つのものが
ある。

一般に、非同期型バスマスタはプログラムの実行等を行
なうプロセッサ等から成り、同期型バスマスタは入出力
装置をアクセスしてデータ転送等を専門に行なうプロセ
ッサ等から成る。

ここで、同期型バスマスタと非同期型バスマスタの２つ
のバスマスタが入出力装置をアクセスする場合について
説明する。

第２図は、従来のバスシステムの概念図である。

図に示すように、バス１には、非同期型バスマスタ（Ｂ
Ｍ、）２、同期型バスマスタ（８Ｍ２）３、入出力装置
（Ｍｌ）４が接続されている。非同期型バスマスタ２及
び同期型バスマスタ３は、バスリクエスト線ＢＲ，，Ｂ
Ｒ２、バスグランド線ＢＧ＋　、ＢＧ２を介してアービ
タ５が接続されている。

バス１は、非同期型バスマスタ２、同期型バスマスタ３
により共有されるシステムバス、データバス、アドレス
バスから成る信号線である。

非同期型バスマスタ２は、各種プログラムやデータ等を
参照して演算処理等を行なうプロセッサ（例えば、ＭＣ
６８０００モトロ一ラ社製）等からなるものである。同
期型バスマスタは、入出力装置４のアクセス（データ転
送等）専用のプロセッサ等から成るものである。入出力
装置４は、例えばＲＡＭ等の記憶装置等から成るもので
ある。

アービタ５は、バス１のバス使用権の調停を行なうもの
である。

以上の構成において、非同期型バスマスタ２及び同期型
バスマスタ３は、それぞれ１、バス１を使用する場合、
予めバス使用権を獲得しなければならない。この場合、
非同期型バスマスタ２はバスリクエスト線ＢＲ，を有効
状態に設定しくバスリクエスト信号の送出、）、同期型
バスマスタ３はバスリクエスト線ＢＲ２を有効状態に設
定する。

アービタ５では、バスリクエスト信号（バスリクエスト
線の有効状態）を複数受付けた場合、予め設定された優
先順位に基づいて、バスグランド信号を送出（バスリク
エスト線の有効状態の設定）する。

例えば非同期型バスマスタ２の優先度が同期型バスマス
タ３よりも高いものとする。この場合、バスリクエスト
線ＢＲ＋　、ＢＨ３のバスリクエスト信号が競合すると
、アービタ５はバスグランド線ＢＧ、を有効に設定する
（パスグランド信号の送出）　これにより、非同期型バ
スマスタ２は、バス１の使用を許容するバス使用権を獲
得したことになり、バス１を用いた入出力装置４のアク
セス等が可能となる。

一方、同期型バスマスタ３は、非同期型バスマスタ２が
バス使用権を放棄するのを待ち続けることになる。

（発明が解決しようとする課題） さて、従来のバスシステムにおいては、各バスマスタか
らのバスリクエスト信号が競合したような場合、アービ
タ５によるアビトレージョンが行なわれることになる。

このため、バスリクエスト信号が出力され何れかのバス
マスタにパスグランド信号が送出されるまでに時間が経
過し、バス１が使用されない無駄なサイクルが発生する
といった問題が生じていた。

また、何れかのバスマスタにバス使用権が与えられると
、バス使用権が放棄されるまで他のバスマスタはバス１
のバス使用権獲得を待たなければならず、この間処理が
滞ってしまうといった問題が生じていた。

本発明は以上の点に着目してなされたもので、何れのバ
スマスタもバスの使用を速やかに行なうことができ、さ
らにバス使用権を許容するバスマスタを変更する際に何
れのバスマスタにもバスが使用されないといった事態を
回避することのできるバス使用権制御方法を提供するこ
とを目的とするものである。

（課題を解決するための手段） 本発明のバス使用権制御方法は、同期型バスマスタと、
非同期型バスマスタとにより共有されるバスのバス使用
権の制御を行なう場合において、予め前記同期型バスマ
スタに前記バス使用権を与えておき、前記非同期型バス
マスタが前記バス使用権の獲得処理を実行した際、予め
設定された単位時間の間、当該非同期型バスマスタに前
記バス使用権を許容するものである。

（作用） 以上の方法は、通常、バスを使用しなくともバス使用権
を同期型バスマスタに与える。そして、非同期型バスマ
スタからバス使用権の要求がなされた場合、無条件にバ
ス使用権を非同期型バスマスタに与える。この際、バス
使用権が与えられるのは、予め設定された単位時間の間
である。この単位時間経過後は、再び無条件にバス使用
権を同期型バスマスタに与える。無条件にバス使用権を
与えるバスマスタを変更するため、各バスマスタは、バ
ス使用権の要求を行なった後、バスの使用を速やかに開
始することができる。

（実施例） 第１図は、本発明に係るバスシステムのブロック図であ
る。

図に示すように、非同期型バスマスタ　（Ｂ　Ｍ　、）
には、デコーダ（ＤＥＣ）１１とドライバ回路Ｄ１の入
力、レシーバ回路Ｄ２の出力及びドライバ回路Ｄ３の入
力、アントゲートＡ１の人力、インバータ■１を介して
アンドゲートＡ２の入力、ライトイネーブル生成回路（
ＷＥＧ）１２、そしてアクノリッジ（ＡＣＫ）生成回路
１５の出力が接続されている。デコーダ１１の出力は、
ビジー生成回路（ＢＵＳＹＧ　）　１４の入力及びＡＣ
Ｋ生成回路１５の入力に接続されている。ビジー生成回
路１４の出力は、同期型バスマスタ３、インバータ１２
の入力、ドライバ回路Ｄｌの制御端子、ライトイネーブ
ル生成回路１２、チップセレクト生成回路（ＣＳＧ）１
３、ＡＣＫ生成回路１５、アントゲートＡｌ、Ａ２の入
力に接続されている。ビジー生成回路１４及び同期型バ
スマスタ３にはクロック供給部（ＣＬＫＧ）　ｌ　６が
接続されている。同期型バスマスタ３にはドライバ回路
Ｄ４．Ｄ５の入力、ライトイネーブル生成回路１２、チ
ップセレクト生成回路１３が接続されている。インバー
タＩ２の出力はドライバ回路Ｄ４．Ｄ５の制御端子に接
続されている。

ドライバ回路Ｄ４の出力は、ドライバ回路Ｄ１の出力と
共に入出力装置４に接続されている。ドライバ回路Ｄ５
の出力は、ドライバ回路Ｄ３の出力と共にレシーバ回路
Ｄ２の入力及び入出力装置４に接続されている。アンド
ゲートＡ１．Ａ２の出力は、それぞれレシーバ回路Ｄ２
、ドライバ回路Ｄ３の制御端子に接続されている。

チップセレクト生成回路１３及びライトイネーブル生成
回路１２の出力は、入出力装置４に接続されている。

以上の構成において、デコーダ１１は、非同期型バスマ
スタ２からアドレスを受入れると、アクセス要求信号（
ＤＲＱ）を生成する信号生成回路である。ビジー生成回
路１４は、ＤＲＱを受入れた直後に発生するクロック（
ＣＬＫ）のタイミングでビジー信号（ＢＵＳＹ）を生成
する信号生成回路である。クロック供給部１６は、一定
の周期のクロックを生成する回路である。ライトイネー
ブル生成回路１２は、入出力装置４の書込み及び読出し
を制御する書込みイネーブル信号（ＷＥ）を生成する信
号生成回路である。チップセレクト生成回路１３は、入
出力装置４がアクセス対象として選択されたことを示す
チップセレクト信号（ＣＳ）を生成する信号生成回路で
ある。

ドライバ回路Ｄｉ、Ｄ３〜Ｄ５及びレシーバ回路Ｄ２は
、制御端子のレベルによりゲートの開閉を行なう回路で
ある。アンドゲートＡｌ、Ａ２は、論理積演算を行なう
ものである。インバータ１１、Ｉ２は否定演算を行なう
ものである。

通常、非同期型バスマスタ２、同期型バスマスタ３共に
バスを使用していない場合、即ち入出力装置４をアクセ
スしていない場合、トライバ回路ＤＩ、Ｄ３及びレシー
バ回路Ｄ２は閉じ、ドライバ回路Ｄ４．Ｄ５は開いてい
る。

以上の構成のバスシステムの動作を、第３図を参照しな
がら説明する。

第３図は、本発明に係るタイムチャートである。

図中信号名の上にバーが付されているものは、ロウアク
ティブの信号である。

同図（ａ）に示すように、一定の周期でクロック供給部
１６からはクロックＣＬＫが出力されている。

いま、非同期型バスマスタ２、同期型バスマスタ３共に
入出力装置４をアクセスしていないものとする。即ちバ
スを使用していないものとする（バス使用権は同期型バ
スマスタ３が有している）。（領域■） ここで、同期型バスマスタ３にバスを使用する必要、例
えば入出力装置４への書込みを行なう必要が生じたもの
とする。

この場合同期型バスマスタ３は、まず初めにチップセレ
クト信号Ｃ３２を有効状態に設定し、チップセレクト生
成回路１３に向けて出力する。

チップセレクト生成回路１３では、チップセレクト信号
Ｃ３２を受けると、チップセレクト信号Ｏ８を有効状態
（ロウレベル）に設定し、入出力装置４に向けて出力す
る（同図（ｂ））　さらに、同期型バスマスタ３は、ド
ライバ回路Ｄ４に向けてアドレスを、ドライバ回路Ｄ５
に向けてデータを送出する。これらのアドレス及びデー
タは、入出力装置４にアドレス信号ＡＤ、データ信号Ｄ
ＡＴＡとして入力する（第３図（ｃ）（ｄ））。そして
、同期型バスマスタ３は、入出力装置４に書込みを促す
書込み制御信号（ＷＦ２）を生成し、ライトイネーブル
生成回路１２に向けて出力する。ライトイネーブル生成
回路１２では、ＷＦ２の内容に対応させて書込み制御信
号ＷＥを入出力装置４に向けて出力する（第３図（ｈ）
）。

さて、同期型バスマスタ３によるバスの使用が終了する
前に（バスサイクル終了前に）、非同期型バスマスタ２
がバスを使用する必要、例えば入出力装置４の読出しを
行なう必要が生じたものとする。（領域■） この場合非同期型バスマスタ２は、読出しアドレスをデ
コーダ１１に向けて出力し、さらに読出しを示すハイレ
ベルのアクセス制御信号（Ｒ／Ｗ）を出力する。デコー
ダ１１は読出しアドレスを受付けるとアクセス要求信号
（ＤＲＱ）を生成し、ビジー生成回路１４に向けて出力
する（第３図（ｅ））。ビジー生成回路１４では、ＤＲ
Ｑを受付けると、ＣＬＫの立上がりに同期したハイレベ
ルのとジー信号（ＢＵＳＹ）を生成して出力する（第３
図（ｆ））。ＢＵＳＹが出力されると、ドライバ回路Ｄ
４．Ｄ５が閉じられると同時に、トライバ回路Ｄ１及び
レシーバ回路Ｄ２が開く。レシーバ回路Ｄ２は、アンド
ゲートＡ１の出力がハイレベルになるために開き、トラ
イバ回路Ｄ３はアンドゲートＡ２の出力がロウレベルの
ために閉じたままとなる。

ドライバ回路Ｄ１が開きドライバ回路Ｄ４が閉じるため
、入出力装置４には非同期型バスマスタ２の出力するア
ドレス信号が入力する（第３図（Ｃ））。

そしてライトイネーブル生成回路１２では、Ｒ／Ｗに対
応（入出力装置４の読出し状態を設定するハイレベル）
した書込み制御信号ＷＥを出力する（第３図ｈ）。これ
により入出力装置４からレシーバ回路Ｄ２を介して非同
期バスマスタ２にデータが転送される。

この間、ＡＣＫ生成回路１５ではＢＩＩＳＹが出力され
てから所定時間経過すると非同期型バスマスタ２に向け
てデータのサンプリングを促すデータアクノリッジ信号
（ＤＴＡＣに）を出力する。これを受けた非同期型バス
マスタ２は、レシーバ回路Ｄ２を介して入力するデータ
の取込みを行なう。

さて、ＡＣＫ生成回路１５は、ＢＵＳＹが有効状態に設
定されてから一定時間経過するとＤＴＡＣにを無効に設
定する（第３図（ｇ））、これを受けて非同期型バスマ
スタ２は、アドレスの出力を中止する。アドレスの出力
が中止されたのを受けて、デコーダ１１ではＤＲＱを無
効状態に（ロウレベル）に設定する（第３図（ｅ））。

ＤＲＱが無効状態に設定されたのを受けて、とジー生成
回路１４は、新たなＣＬＫの立上がりに同期してＢＵＳ
Ｙを無効状態（ロウレベル）に設定する。ＢＵＳＹが無
効状態に設定されると、直ちに同期型バスマスタ３によ
る入出力装置４のアクセス（バスの使用）が再開される
ことになる（領域■）。この実施例では、非同期型バス
マスタ２にＣＬＫ２クロック分バスを使用させる制御を
行なう。この２クロツクというのは、例えばデータバス
が１６ビツトの場合に、非同期型バスマスタが２バイト
のデータの書込みもしくは読出しを実行するのに、２ク
ロツク必要な場合である。このクロック数は、ＡＣＫ生
成回路１５がＤＴＡＣＫを無効状態に設定する時期を変
更することにより適宜選択することができる。

以上の説明のように、非同期型バスマスタ２及び同期型
バスマスタ３は、それぞれバスを使用するためアドレス
を出力することにより、即座にバスを使用して入出力装
置４をアクセスすることができる。

本発明は以上の実施例に限定されない。

実施例では、非同期型バスマスタ、同期型バスマスタ、
入出力装置共に１つの場合を例に説明したが、この数は
特に限定されない。なお、複数の場合は、非同期型バス
マスタ同志及び同期型バスマスタ同志の競合調整を図る
必要がある。

（発明の効果） 以上の構成の本発明のバス使用権制御方法は、アービト
レーションを行なう必要が無いため、バス使用権は移っ
たが実際にハスが使用されないといった事態を回避する
ことができる。また、バス使用権を獲得するまで長い時
間待つ必要がなくなる。

【図面の簡単な説明】

第１図は本発明に係るバスシステムのブロック図、第２
図は従来のバスシステムの概念図、第３図は本発明に係
るタイムチャートである。 ２・・・非同期型バスマスタ、 ３・・・同期型バスマスタ、４・・・入出力装置、１１
・・・デコーダ、 １２・・・ライトイネーブル生成回路、１３・・・チッ
プセレクト生成回路、 １４・・・ビジー生成回路、 １６・・・クロック供給部。 ５・・・ＡＣＫ生成回路、

Claims (1)

1. 【特許請求の範囲】 同期型バスマスタと、非同期型バスマスタとにより共有
   されるバスのバス使用権の制御を行なう場合において、 予め前記同期型バスマスタに前記バス使用権を与えてお
   き、 前記非同期型バスマスタが前記バス使用権の獲得処理を
   実行した際、予め設定された単位時間の間、当該非同期
   型バスマスタに前記バス使用権を許容することを特徴と
   するバス使用権制御方法。